An Ultra-Compact, BRAM-Free Streaming 2D Convolution Accelerator on Low-Power FPGAs
Este artículo presenta un acelerador de convolución 2D en streaming, ultracompacto y libre de BRAM, para FPGAs de bajo consumo que utiliza registros de desplazamiento basados en LUT y una ruta de datos MAC segmentada para lograr un alto rendimiento y un uso mínimo de recursos mientras mantiene una precisión de bits exacta en un SoC Xilinx Zynq-7020.
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En el mundo de la tecnología moderna, existe un impulso constante por hacer que los dispositivos inteligentes sean más pequeños, económicos y capaces de funcionar con baterías diminutas. Este impulso ha dado lugar a la "computación en el borde" (edge computing), donde tareas complejas como el reconocimiento de rostros o la detección de objetos ocurren directamente en una cámara o un sensor, en lugar de enviar los datos de vuelta a un enorme servidor en la nube. El motor matemático detrás de esta visión es un proceso llamado convolución, que actúa como un filtro que se desliza sobre una imagen para encontrar patrones específicos, como el borde afilado de un edificio o la curva de un rostro. Para hacer esto, el dispositivo debe observar un pequeño grupo de píxeles a la vez, multiplicarlos por números específicos y sumar los resultados. Si bien las computadoras potentes en los centros de datos manejan esto fácilmente, hacerlo en un chip pequeño y de baja potencia es difícil porque el chip tiene una memoria y energía muy limitadas. No puede permitirse almacenar la imagen completa para volver a consultarla, ni puede desperdiciar energía esperando a que lleguen los datos.
Investigadores de la Universidad de Ain Shams han diseñado un nuevo acelerador de hardware que resuelve estos problemas para chips pequeños y de baja potencia que se encuentran en dispositivos como drones o sensores portátiles. Crearon un circuito especializado que puede procesar un flujo de datos de imagen a medida que llegan, un píxel a la vez, sin necesidad de almacenar nunca la imagen completa en la memoria. El equipo construyó este sistema sobre un tipo de chip reconfigurable llamado FPGA, específicamente dirigido a un modelo conocido como Zynq-7020, que es común en la electrónica embebida. Su objetivo era eliminar todos los componentes de memoria pesados y que consumen mucha energía que normalmente se requieren para esta tarea y reemplazarlos con una estructura mucho más ligera y eficiente que quepa enteramente dentro de los bloques lógicos básicos del chip.
El núcleo de su innovación es un método de manejo de los datos de imagen que evita la necesidad de grandes bancos de memoria dedicados. Típicamente, para analizar un pequeño cuadrado de una imagen, una computadora necesita recordar la fila actual de píxeles y las dos filas que llegaron justo antes. Los diseños estándar utilizan grandes bloques de memoria para contener estas filas, lo que consume espacio y energía valiosos. Los investigadores, en cambio, construyeron un sistema que utiliza unidades de almacenamiento diminutas y flexibles que se encuentran dentro de la estructura lógica del chip. Estas unidades actúan como una cinta transportadora en movimiento, manteniendo la cantidad justa de datos para reconstruir el vecindario necesario de tres por tres píxeles a medida que el flujo de la imagen pasa. Al usar estos elementos de almacenamiento pequeños y distribuidos en lugar de grandes bloques de memoria, eliminaron la necesidad de cualquier baldosa de memoria dedicada, liberando espacio para otras tareas y reduciendo drásticamente la energía requerida para ejecutar el sistema.
El acelerador procesa los datos de la imagen a un ritmo constante, aceptando un píxel cada ciclo de reloj. A medida que los píxeles fluyen, el sistema forma instantáneamente el vecindario de tres por tres, multiplica cada píxel por su peso correspondiente y suma los resultados. Para asegurar que las matemáticas sigan siendo precisas y no produzcan errores debido a que los números se vuelvan demasiado grandes, el diseño utiliza un tamaño de registros de cálculo interno matemáticamente probado. Esto garantiza que la suma de los nueve valores multiplicados nunca se desborde o se reinicie incorrectamente, un problema común en los sistemas digitales de tamaño fijo. Una vez completado el cálculo, el resultado se ajusta cuidadosamente para que quepa dentro de un rango estándar, y se puede aplicar un paso opcional para eliminar cualquier valor negativo, imitando un paso común utilizado en las redes de inteligencia artificial.
El equipo probó su diseño rigurosamente, ejecutándolo a través de simulaciones y comparando los resultados contra un modelo de software confiable. Verificaron que el hardware produjera exactamente la misma salida que el software para cada uno de los píxeles en imágenes de prueba, incluyendo fotografías naturales complejas y patrones geométricos. Cuando construyeron el diseño en el chip objetivo, los resultados mostraron que el sistema consumía casi ningún recurso de memoria, utilizando cero bloques de memoria dedicados. Ocupó menos del medio por ciento de la capacidad lógica total del chip y utilizó solo una fracción minúscula de sus procesadores matemáticos especializados. El sistema funcionó a una velocidad de 100 millones de ciclos por segundo, procesando un cuadro completo de una imagen de 32 por 32 píxeles en poco más de diez microsegundos.
El consumo de energía fue otro gran éxito. La parte activa del chip que realiza los cálculos utilizó solo nueve milivatios de potencia, lo que es menos de la energía necesaria para iluminar un diminuto LED. Aunque la potencia total medida incluyó la energía necesaria para enviar señales fuera del chip hacia pines externos, los investigadores señalaron que en un dispositivo real donde el chip se comunica con otras partes internamente, este costo de potencia externa desaparecería, dejando al núcleo de cálculo funcionar con menos de diez milivatios. Este nivel de eficiencia hace posible ejecutar tareas de visión avanzadas en dispositivos que están alimentados por pequeñas baterías o incluso por recolección de energía, sin la necesidad de grandes sistemas de enfriamiento o fuentes de alimentación pesadas.
El diseño no está exento de límites. Actualmente está construido específicamente para procesar imágenes de un solo canal, como fotos en blanco y negro, y está optimizado para un tamaño de patrón de tres por tres. Cambiar el tamaño del patrón o manejar imágenes a color requeriría reconstruir el circuito. Además, el sistema espera un flujo continuo de datos y no tiene un mecanismo para pausar y esperar si la fuente de datos se detiene. Sin embargo, para su propósito previsto de manejar parches de imagen pequeños y de movimiento rápido en hardware de baja potencia, los investigadores demostraron que su enfoque es una solución altamente eficiente. Al demostrar que el análisis de imágenes complejo puede realizarse con casi nada de memoria y un mínimo de energía, este trabajo abre la puerta a una nueva generación de sensores inteligentes y autónomos que pueden ver y entender el mundo sin necesidad de una conexión a la nube.
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