An Ultra-Compact, BRAM-Free Streaming 2D Convolution Accelerator on Low-Power FPGAs
본 논문은 Xilinx Zynq-7020 SoC에서 비트 단위의 정확도를 유지하면서 높은 처리량과 최소한의 자원 사용량을 달성하기 위해 LUT 기반 시프트 레지스터와 파이프라인화된 MAC 데이터패스를 활용하는, 저전력 FPGA를 위한 초소형, BRAM 프리 스트리밍 2D 컨볼루션 가속기를 제시한다.
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현대 기술의 세계에서는 스마트 기기를 더 작고, 더 저렴하며, 아주 작은 배터리로도 작동할 수 있게 만들려는 끊임적인 노력이 이어지고 있습니다. 이러한 추진력은 얼굴 인식이나 사물 감지와 같은 복잡한 작업이 거대한 클라우드 서버로 데이터를 보내는 대신 카메라나 센서에서 직접 수행되는 "에지 컴퓨팅(edge computing)"의 탄생을 이끌었습니다. 이 비전의 뒤에 있는 수학적 엔진은 컨볼루션(convolution)이라 불리는 과정으로, 이는 이미지 위를 미끄러지듯 움직이며 건물의 날카로운 모서리나 얼굴의 곡선과 같은 특정 패턴을 찾아내는 필터 역할을 합니다. 이를 수행하기 위해 장치는 한 번에 작은 픽셀 그룹을 살펴보고, 이들을 특정 숫자와 곱한 뒤 그 결과들을 모두 더해야 합니다. 데이터 센터의 강력한 컴퓨터들은 이를 쉽게 처리하지만, 작은 저전력 칩에서 이를 수행하는 것은 어렵습니다. 왜냐하면 칩의 메모리와 에너지가 매우 제한적이기 때문입니다. 칩은 다시 돌아보며 확인하기 위해 전체 이미지를 저장할 여유가 없으며, 데이터가 도착하기를 기다리며 전력을 낭비할 수도 없습니다.
아인샴스 대학교(Ain Shams University)의 연구진은 드론이나 웨어러블 센서와 같은 장치에 들어가는 작고 저전력인 칩을 위한 문제를 해결하는 새로운 하드웨어 가속기를 설계했습니다. 그들은 이미지 데이터가 들어오는 대로 한 번에 한 픽셀씩 처리할 수 있는 특수 회로를 만들었으며, 이 과정에서 전체 사진을 메모리에 저장할 필요가 전혀 없습니다. 연구팀은 이 시스템을 재구성 가능한 칩인 FPGA, 그중에서도 임베디드 전자 제품에 흔히 쓰이는 Zynq-7020 모델을 대상으로 구축했습니다. 그들의 목표는 이 작업에 통상적으로 요구되는 무겁고 전력을 많이 소비하는 메모리 구성 요소들을 모두 제거하고, 칩의 기본 로직 블록 내에 완전히 들어가는 훨씬 가볍고 효율적인 구조로 대체하는 것이었습니다.
그들 혁신의 핵심은 대규모 전용 메모리 뱅크를 피하는 방식의 이미지 데이터 처리법입니다. 일반적으로 이미지의 작은 사각형을 분석하려면 현재 행의 픽셀들과 바로 직전의 두 행을 기억해야 합니다. 표준 설계들은 이 행들을 보유하기 위해 커다란 메모리 블록을 사용하는데, 이는 귀중한 공간과 에너지를 소모합니다. 대신 연구진은 칩 내부의 작은 유연한 저장 장치들을 사용하는 시스템을 구축했습니다. 이 장치들은 마치 움직이는 컨베이어 벨트처럼 작동하여, 이미지 스트림이 흘러가는 동안 필요한 3x3 픽셀 사각형을 재구성할 수 있을 만큼의 데이터만을 유지합니다. 대규모 전용 메모리 블록 대신 이러한 분산된 작은 저장 요소들을 사용함으로써, 그들은 전용 메모리 타일의 필요성을 없앴고, 이는 다른 작업에 사용할 공간을 확보해 주었을 뿐만 아니라 시스템 구동에 필요한 전력을 획기적으로 줄여주었습니다.
이 가속기는 클록 사이클마다 한 개의 픽셀을 받아들이며 일정한 속도로 이미지 데이터를 처리합니다. 픽셀이 흘러 들어옴에 따라, 시스템은 즉각적으로 필요한 3x3 이웃 영역을 형성하고, 각 픽셀을 그에 대응하는 가중치와 곱한 뒤 그 결과들을 더합니다. 계산의 정확성을 유지하고 숫자가 너무 커져서 발생하는 오류를 방지하기 위해, 설계에는 내부 계산 레지스터의 수학적으로 검증된 특정 크기가 사용되었습니다. 이는 9개의 곱해진 값들의 합이 결코 오버플로(overflow)되거나 잘못된 방식으로 되돌아가지 않도록 보장하며, 이는 고정 크기 디지털 시스템에서 흔히 발생하는 문제입니다. 계산이 완료되면 결과값은 표준 범위에 맞게 정교하게 조정되며, 인공지능 네트워크에서 흔히 사용되는 단계와 유사하게 음수 값을 제거하는 선택적 단계가 적용될 수 있습니다.
연구팀은 시뮬레이션을 통해 설계를 엄격하게 테스트하고 그 결과를 신뢰할 수 있는 소프트웨어 모델과 비교했습니다. 그들은 하드웨어가 복잡한 자연 사진과 기하학적 패턴을 포함한 모든 테스트 이미지에 대해 소프트웨어와 정확히 동일한 출력을 생성함을 검증했습니다. 대상 칩에 설계를 구현했을 때, 결과는 시스템이 메모리 자원을 거의 사용하지 않으며 전용 메모리 블록을 전혀 사용하지 않음을 보여주었습니다. 이 설계는 칩의 전체 로직 용량 중 0.5% 미만을 차지했으며, 특수 수학 프로세서의 아주 작은 부분만을 사용했습니다. 시스템은 초당 1억 번의 사이클 속도로 작동하여, 32x32 픽셀 크기의 전체 프레임을 단 10마이크로초 조금 넘는 시간에 처리했습니다.
전력 소비 또한 주요한 성공 사례였습니다. 계산을 수행하는 칩의 활성 부분은 단 9밀리와트의 전력만을 사용했는데, 이는 아주 작은 LED 하나를 밝히는 데 필요한 에너지보다 적은 양입니다. 측정된 총 전력에는 칩 외부 핀으로 신호를 보내는 데 필요한 에너지가 포함되어 있었지만, 연구진은 칩이 내부적으로 다른 부품들과 통신하는 실제 장치 환경이라면 이 외부 전력 비용이 사라져 계산 코어 자체는 10밀리와트 미만으로 작동할 것이라고 언급했습니다. 이러한 수준의 효율성은 대형 냉각 시스템이나 무거운 전원 공급 장치 없이도 작은 배터리나 심지어 에너지 하베스팅으로 구동되는 장치에서 고급 비전 작업을 수행하는 것을 가능하게 합니다.
이 설계에는 한계도 존재합니다. 현재는 흑백 사진과 같은 단일 채널 이미지를 처리하도록 특별히 제작되었으며, 3x3 패턴 크기에 최적화되어 있습니다. 패턴 크기를 변경하거나 컬러 이미지를 처리하려면 회로를 다시 구축해야 합니다. 또한, 시스템은 연속적인 데이터 스트림을 기대하며, 데이터 소스가 멈췄을 때 일시 정지하고 기다리는 메커니즘을 갖추고 있지 않습니다. 그러나 저전력 하드웨어에서 작고 빠르게 움직이는 이미지 패치를 처리하려는 본래의 목적에 있어서, 연구진은 자신들의 접근 방식이 매우 효율적인 솔루션임을 입증했습니다. 복잡한 이미지 분석이 거의 메모리를 사용하지 않고 최소한의 전력만으로 가능하다는 것을 증명함으로써, 이 연구는 클라우드 연결 없이도 세상을 보고 이해할 수 있는 차세대 스마트 자립형 센서의 문을 열어주고 있습니다.
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