An Ultra-Compact, BRAM-Free Streaming 2D Convolution Accelerator on Low-Power FPGAs
Dieses Paper präsentiert einen ultra-kompakten, BRAM-freien Streaming-2D-Faltungsbeschleuniger für Low-Power-FPGAs, der LUT-basierte Schieberegister und einen pipelinierten MAC-Datapath nutzt, um einen hohen Durchsatz und minimalen Ressourcenverbrauch zu erreichen, während gleichzeitig eine bitgenaue Genauigkeit auf einem Xilinx Zynq-7020 SoC beibehalten wird.
Originalarbeit lizenziert unter CC BY 4.0 (https://creativecommons.org/licenses/by/4.0/). Dies ist eine KI-generierte Erklärung des untenstehenden Papers. Sie wurde nicht von den Autoren verfasst oder gebilligt. Für technische Genauigkeit konsultieren Sie das Originalpaper. Vollständigen Haftungsausschluss lesen
In der Welt der modernen Technologie gibt es ein ständiges Bestreben, intelligente Geräte kleiner, günstiger und in der Lage zu machen, mit winzigen Batterien zu betrieben zu werden. Dieser Antrieb hat zum „Edge Computing“ geführt, bei dem komplexe Aufgaben wie das Erkennen von Gesichtern oder das Detektieren von Objekten direkt auf einer Kamera oder einem Sensor stattfinden, anstatt die Daten an einen massiven Cloud-Server zurückzusenden. Der mathematische Motor hinter dieser Vision ist ein Prozess namens Faltung (Convolution), der wie ein Filter wirkt, der über ein Bild gleitet, um bestimmte Muster zu finden, wie etwa die scharfe Kante eines Gebäudes oder die Kurve eines Gesichts. Um dies zu tun, muss das Gerät gleichzeitig eine kleine Gruppe von Pixeln betrachten, sie mit spezifischen Zahlen multiplizieren und die Ergebnisse addieren. Während leistungsstarke Computer in Rechenzentren dies problemlos bewältigen, ist dies auf einem kleinen, leistungsschwachen Chip schwierig, da der Chip über sehr begrenzten Speicher und sehr wenig Energie verfügt. Er kann es sich nicht leisten, das gesamte Bild zu speichern, um darauf zurückzugreifen, noch kann er Energie verschwenden, während er auf das Eintreffen von Daten wartet.
Forscher der Ain Shams University haben einen neuen Hardware-Beschleuniger entwickelt, der diese Probleme für kleine, leistungsschwache Chips löst, wie sie in Geräten wie Drohnen oder tragbaren Sensoren zu finden sind. Sie haben einen spezialisierten Schaltkreis entworfen, der einen Bilddatenstrom verarbeiten kann, während er eintrifft, also Pixel für Pixel, ohne jemals das gesamte Bild im Speicher speichern zu müssen. Das Team hat dieses System auf einem Typ von rekonfigurierbarem Chip aufgebaut, einem sogenannten FPGA, wobei sie gezielt ein Modell namens Zynq-7020 anvisierten, das in der eingebetteten Elektronik weit verbreitet ist. Ihr Ziel war es, alle schweren, energiehungrigen Speicherkomponenten, die normalerweise für diese Aufgabe erforderlich sind, zu entfernen und sie durch eine viel leichtere, effizientere Struktur zu ersetzen, die vollständig in die Basislogikblöcke des Chips passt.
Der Kern ihrer Innovation ist eine Methode zur Handhabung von Bilddaten, die die Notwendigkeit großer, dedizierter Speicherbänke vermeidet. Typischerweise benötigt ein Computer, um ein kleines Quadrat eines Bildes zu analysieren, die Speicherung der aktuellen Pixelreihe sowie der zwei Reihen, die unmittelbar vor ihr kamen. Standarddesigns verwenden große Speicherblöcke, um diese Reihen zu halten, was wertvollen Platz und Energie verbraucht. Die Forscher bauten stattdessen ein System, das winzige, flexible Speichereinheiten verwendet, die innerhalb der Logikstruktur des Chips zu finden sind. Diese Einheiten fungieren wie ein Förderband, das gerade genug Daten hält, um das erforderliche Drei-mal-Drei-Pixel-Quadrat zu rekonstruieren, während der Bildstrom vorbeifließt. Durch die Verwendung dieser kleinen, verteilten Speicherelemente anstelle von großen Speicherblöcken eliminierten sie die Notwendigkeit jeglicher dedizierter Speicher-Tiles, wodurch Platz für andere Aufgaben frei wurde und der für den Betrieb des Systems erforderliche Stromverbrauch drastisch reduziert wurde.
Der Beschleuniger verarbeitet die Bilddaten in einem stetigen Tempo und akzeptiert einen Pixel pro Taktzyklus. Während die Pixel einfließen, bildet das System augenblicklich die erforderliche Drei-mal-Drei-Nachbarschaft, multipliziert jeden Pixel mit dem entsprechenden Gewicht und addiert die Ergebnisse. Um sicherzustellen, dass die Mathematik präzise bleibt und keine Fehler verursacht, weil Zahlen zu groß werden, verwendet das Design eine spezifisch, mathematisch bewährte Größe für seine internen Rechenregister. Dies garantiert, dass die Summe der neun multiplizierten Werte niemals überläuft oder fehlerhaft umspringt, was ein häufiges Problem in digitalen Systemen mit fester Größe ist. Sobald die Berechnung abgeschlossen ist, wird das Ergebnis sorgfältig angepasst, um in einen Standardbereich zu passen, und ein optionaler Schritt kann angewendet werden, um negative Werte zu entfernen, was einem gängigen Schritt in künstlichen Intelligenz-Netzwerken nachempfunden ist.
Das Team testete sein Design streng, indem es es durch Simulationen laufen ließ und die Ergebnisse mit einem vertrauenswürdigen Softwaremodell verglich. Sie verifizierten, dass die Hardware für jedes einzelne Pixel der Testbilder exakt das gleiche Ergebnis lieferte wie die Software, einschließlich komplexer Naturfotografien und geometrischer Muster. Als sie das Design auf dem Zielchip implementierten, zeigten die Ergebnisse, dass das System fast keine Speicherressourcen verbrauchte und null dedizierte Speicherblöcke nutzte. Es nahm weniger als ein halbes Prozent der gesamten Logikkapazität des Chips ein und nutzte nur einen winzigen Bruchteil seiner spezialisierten Rechenprozessoren. Das System lief mit einer Geschwindigkeit von 100 Millionen Zyklen pro Sekunde und verarbeitete einen vollständigen Frame eines 32-mal-32-Pixel-Bildes in nur etwas mehr als zehn Mikrosekunden.
Die Leistungsaufnahme war ein weiterer großer Erfolg. Der aktive Teil des Chips, der die Berechnungen durchführt, verbrauchte nur neun Milliwatt Leistung, was weniger Energie ist, als man benötigt, um eine winzige LED zu beleuchten. Während die gemessene Gesamtleistung auch die Energie beinhaltete, die benötigt wird, um Signale vom Chip an externe Pins zu senden, merkten die Forscher an, dass dieser externe Leistungsaufwand in einem realen Gerät, in dem der Chip intern mit anderen Teilen kommuniziert, verschwinden würde, sodass der Rechenkern mit weniger als zehn Milliwatt läuft. Dieses Maß an Effizienz macht es möglich, fortschrittliche Bildverarbeitungsaufgaben auf Geräten auszuführen, die mit kleinen Batterien oder sogar durch Energy Harvesting betrieben werden, ohne dass große Kühlsysteme oder schwere Netzteile erforderlich sind.
Das Design ist nicht ohne Grenzen. Es ist derzeit speziell für die Verarbeitung von einkanaligen Bildern, wie etwa Schwarz-Weiß-Fotos, gebaut und auf ein Drei-mal-Drei-Mustermodell optimiert. Das Ändern der Mustergröße oder das Verarbeiten von Farbbildern würde den Neuaufbau der Schaltung erfordern. Zudem erwartet das System einen kontinuierlichen Datenstrom und verfügt über keinen Mechanismus, um zu pausieren und zu warten, falls die Datenquelle stoppt. Dennoch hat das Team für seinen vorgesehenen Zweck – die Handhabung kleiner, schnell bewegender Bildausschnitte auf leistungsschwacher Hardware – demonstriert, dass ihr Ansatz eine hocheffiziente Lösung ist. Indem sie bewiesen haben, dass komplexe Bildanalysen mit fast keinem Speicher und minimaler Leistung durchgeführt werden können, öffnet diese Arbeit die Tür für eine neue Generation intelligenter, autarker Sensoren, die in der Lage sind, die Welt zu sehen und zu verstehen, ohne eine Verbindung zur Cloud zu benötigen.
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