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A Reconfigurable Multiplier Architecture for Error-Resilient Applications in RISC-V Core

Questo articolo presenta un'architettura di moltiplicatore riconfigurabile a runtime integrata in un core RISC-V che consente compromessi energia-accuratezza a grana fine per l'inferenza di reti neurali, ottenendo riduzioni significative di potenza ed energia sia in modalità esatta che approssimata, mantenendo al contempo elevate prestazioni computazionali.

Autori originali: Pragun Jaswal, L. Hemanth Krishna, B. Srinivasu

Pubblicato 2026-05-12

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CC BY 4.0

Autori originali: Pragun Jaswal, L. Hemanth Krishna, B. Srinivasu

Articolo originale sotto licenza CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Questa è una spiegazione generata dall'IA dell'articolo qui sotto. Non è stata scritta né approvata dagli autori. Per precisione tecnica, consulta l'articolo originale. Leggi il disclaimer completo

Immagina di gestire una cucina affollata (un processore per computer) che deve preparare migliaia di ricette complesse (Reti Neurali) ogni secondo. La parte più dispendiosa in termini di tempo ed energia nella preparazione di queste ricette è fare i calcoli, in particolare moltiplicare numeri tra loro.

In una cucina tradizionale, lo chef è un perfezionista. Misura ogni ingrediente fino al milligrammo esatto e calcola ogni passaggio con assoluta precisione. Sebbene ciò garantisca che il piatto sia perfetto, richiede molto tempo e consuma una grande quantità di carburante (energia).

Il Problema:
I ricercatori dell'IIT Mandi hanno notato che per molte "ricette" moderne (come il riconoscimento di immagini o l'intelligenza artificiale), il cibo non ha effettivamente bisogno di essere perfettamente preciso per avere un buon sapore. Se si sbaglia leggermente una misurazione, il cliente (l'applicazione di IA) di solito non se ne accorge. Tuttavia, lo chef continua a consumare carburante cercando di essere perfetto.

La Soluzione: Il Moltiplicatore "Intelligente"
Il team ha costruito un nuovo tipo di strumento da cucina chiamato Moltiplicatore Riconfigurabile. Immagina questo come un "aiutante intelligente dello chef" che può cambiare istantaneamente la sua personalità in base al compito da svolgere.

Due Modalità in Uno Strumento:
- Modalità Perfezionista (Esatta): Quando una ricetta richiede assolutamente precisione, lo strumento agisce come uno chef tradizionale, calcolando tutto perfettamente.
- Modalità "Accettabile" (Approssimata): Quando la ricetta può tollerare un piccolo errore (come stimare la quantità di sale), lo strumento passa a una modalità più veloce e rilassata. Salta alcuni passaggi noiosi e ad alto consumo energetico per risparmiare carburante.
Il Telecomando (Il mulcsr):
La magia di questo progetto è che non è bloccato in una sola modalità. Il computer ha un "telecomando" speciale (un registro chiamato mulcsr) che il software può utilizzare per regolare il livello esatto di precisione necessario.
- Immagina un dimmer per le luci. Puoi alzare la precisione al massimo (100% perfetta) o abbassarla fino a 255 diversi livelli di "accettabile".
- Il computer può passare tra queste impostazioni istantaneamente mentre il programma è in esecuzione, senza fermare la pipeline o modificare l'hardware.
Come Funziona all'Interno:
Per rendere questo strumento commutabile, gli ingegneri lo hanno costruito utilizzando blocchi modulari più piccoli (chiamati compressori).
- Hanno progettato due tipi di questi blocchi: uno molto accurato ma leggermente più complesso, e un altro più semplice e veloce ma che fa qualche "scorciatoia" in più.
- Mescolando e abbinando questi blocchi in base al segnale del telecomando, hanno creato un moltiplicatore a 32 bit in grado di gestire tutto, dai calcoli pesanti alle stime rapide per risparmiare energia.

I Risultati: Risparmio Energetico Senza Perdita di Velocità
Quando hanno testato questo nuovo strumento in un processore standard (il core RISC-V, che è come un motore open-source popolare per dispositivi piccoli):

Risparmio Energetico: Quando funzionava in modalità "accettabile", lo strumento utilizzava dal 62% al 68% in meno di energia rispetto allo strumento perfetto tradizionale. Anche in modalità "perfetta", era comunque dal 44% al 52% più efficiente perché il progetto stesso era snellito.
Velocità: Non ha rallentato le cose. Il processore ha continuato a funzionare alla stessa velocità (1,89 DMIPS/MHz).
Test nel Mondo Reale: Li hanno testati su compiti come la "Moltiplicazione di Matrici" (la matematica alla base dell'IA) e la "Convoluzione 2D" (la matematica alla base dell'elaborazione delle immagini). In questi test, il nuovo strumento ha risparmiato fino al 63% dell'energia totale necessaria per eseguire il programma.

In Sintesi
Questo articolo presenta un aggiornamento hardware per dispositivi piccoli alimentati a batteria (come telecamere intelligenti o sensori). Sostituisce la vecchia calcolatrice rigida per la "matematica perfetta" con una flessibile e a risparmio energetico, che sa quando essere precisa e quando prendere una scorciatoia. Il risultato è un processore in grado di eseguire compiti complessi di intelligenza artificiale per molto più tempo con una singola carica della batteria, senza che l'utente noti mai un calo di qualità.

Sintesi Tecnica: Un'Architettura di Moltiplicatore Ricostituibile per Applicazioni Resilienti agli Errori nel Nucleo RISC-V

Enunciazione del Problema
Le Reti Neurali (NN) sono fondamentali per la visione artificiale e l'apprendimento profondo, ma affrontano sfide significative di deployment su dispositivi embedded vincolati dal punto di vista energetico a causa della loro elevata complessità computazionale. Sebbene le NN mostrino una tolleranza intrinseca agli errori, dove piccole imprecisioni aritmetiche spesso non degradano la qualità dell'output, i progetti hardware tradizionali danno priorità alla precisione esatta, portando a un consumo energetico non necessario. Le soluzioni esistenti di calcolo approssimato si basano spesso su design statici a precisione fissa che mancano di flessibilità durante l'esecuzione, rendendoli inefficienti per carichi di lavoro dinamici in cui la sensibilità agli errori varia tra diversi livelli o applicazioni. Inoltre, integrare l'approssimazione nelle pipeline dei processori standard senza sacrificare le prestazioni o richiedere modifiche strutturali rimane una sfida.

Metodologia
Gli autori propongono un'architettura di moltiplicatore ricostituibile in tempo reale integrata nel nucleo RISC-V open-source phoeniX (RV32I(E)M). Il progetto sfrutta i Registri di Controllo e Stato (CSR) esistenti del nucleo per abilitare il passaggio dinamico tra modalità di calcolo esatto e approssimato senza stalli della pipeline.

Architettura: Il progetto proposto sostituisce le unità di moltiplicatore esatto e approssimato separate del nucleo con un singolo moltiplicatore ricostituibile in tempo reale a 32 bit. Questa unità è controllata tramite un CSR dedicato (mulcsr all'indirizzo 0x801), che consente 255 livelli di approssimazione distinti.
Progetto del Circuito: Il cuore della ricostituibilità risiede in due nuovi progetti di compressore 4:2:
1. Compressore basato su Doppio Sommatore Completo (DFC): Costruito a partire da Sommatore Completi Ricostituibili (RFA), offre 13 combinazioni di output errate su 32 casi con distanze di errore di ±1 e −2.
2. Compressore basato su Singola Impilatura (SSC): Implementato utilizzando logica di impilatura a stadio singolo, presenta solo 8 casi errati con una distanza di errore massima di +1.
Implementazione del Moltiplicatore: Questi compressori sono utilizzati per creare due varianti di moltiplicatore a 8 bit: il DFM (Moltiplicatore basato su Doppio Sommatore Completo) e l'SSM (Moltiplicatore basato su Singola Impilatura). Il moltiplicatore a 32 bit è realizzato in modo gerarchico replicando unità a 16 bit, che a loro volta sono composte da blocchi a 8 bit. Questa struttura consente la configurazione indipendente dei livelli di approssimazione per diversi segmenti di prodotto parziale (ad esempio, $A_L \times B_L$ , $A_H \times B_H$ ) tramite i campi del registro mulcsr.
Meccanismo di Controllo: Il registro mulcsr include un flag di abilitazione e segnali di controllo dell'errore a 8 bit (bit 3–26) che regolano dinamicamente il livello di approssimazione. Un frammento di codice assembly di esempio dimostra la scrittura nel CSR per configurare il moltiplicatore prima dell'esecuzione.

Contributi Chiave

Integrazione Hardware: Implementazione di un processore RV32I(E)M a 32 bit ottimizzato con pipeline a 3 stadi utilizzando CSR RISC-V standard per il controllo dell'approssimazione in tempo reale.
Progetto di Moltiplicatore Ricostituibile: Sviluppo e implementazione di una singola unità di moltiplicatore che supporta 255 livelli di approssimazione, eliminando il sovraccarico di area delle unità fisse doppie.
Valutazione a Livello di Sistema: Analisi completa dell'approssimazione in tempo reale a livello di nucleo per applicazioni resilienti agli errori, dimostrando i compromessi tra efficienza energetica e accuratezza.
Metriche di Prestazione: Raggiungimento di significativi miglioramenti energetici, specificamente 1,21 pJ/istruzione per la moltiplicazione di matrici in modalità approssimata, che rappresenta un miglioramento del 67% rispetto alle implementazioni esatte.

Risultati
Il progetto è stato sintetizzato utilizzando Cadence Genus con tecnologia UMC a 90 nm a 25°C.

Livello Componente: Il compressore SSC ha raggiunto un miglioramento energetico dell'8,6% con un tasso di errore inferiore (8/32) rispetto al DFC (tasso di errore 13/32, miglioramento energetico del 10%).
Livello Moltiplicatore: In modalità approssimata, il DFM ha raggiunto un risparmio energetico del 28%, mentre l'SSM ha raggiunto un risparmio del 23% rispetto ai moltiplicatori Dadda esatti.
Livello Nucleo: Sostituire due unità di moltiplicatore con la singola unità ricostituibile ha portato a una riduzione del 13% dell'area e a una riduzione dell'11% del consumo di potenza per l'intero nucleo, mantenendo una prestazione computazionale di 1,89 DMIPS/MHz.
Benchmark di Applicazione: Le valutazioni su carichi di lavoro tolleranti agli errori (convoluzione 2D, moltiplicazione di matrici, fattoriale, filtri FIR/IIR) hanno mostrato:
- Riduzione della Potenza: 44%–52% in modalità esatta e 62%–68% in modalità approssimata rispetto al progetto originale solo esatto.
- Efficienza Energetica: Fino a una riduzione del 63% del consumo energetico per le attività di moltiplicazione di matrici.
- Tempo di Esecuzione: La modalità approssimata ha mantenuto tempi di esecuzione comparabili alla modalità esatta, senza osservare penalità di latenza significative nei benchmark.

Significato
Il documento afferma che questa architettura fornisce una soluzione scalabile ed efficiente per i deployment di AI al bordo (edge) dove l'energia è un vincolo primario. Abilitando un controllo fine-granulare e in tempo reale sulla precisione numerica tramite registri del processore standard, il progetto consente ai sistemi embedded di scambiare adattivamente l'accuratezza con l'efficienza energetica in base ai requisiti specifici del carico di lavoro. La consolidazione dell'hardware esatto e approssimato in una singola unità affronta i problemi di sovraccarico di area e potenza degli approcci precedenti basati su unità doppie, confermando l'efficacia dell'approssimazione hardware adattiva per applicazioni tolleranti agli errori come l'inferenza di reti neurali.

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