A Reconfigurable Multiplier Architecture for Error-Resilient Applications in RISC-V Core

Resumo Técnico: Uma Arquitetura de Multiplicador Reconfigurável para Aplicações Tolerantes a Erros em Núcleo RISC-V

Declaração do Problema
As Redes Neurais (NNs) são críticas para visão computacional e aprendizado profundo, mas enfrentam desafios significativos de implantação em dispositivos embarcados com restrições de energia devido à sua alta complexidade computacional. Embora as NNs exibam tolerância inerente a erros — onde imprecisões aritméticas menores frequentemente não degradam a qualidade da saída —, os projetos de hardware tradicionais priorizam precisão exata, levando a um consumo de energia desnecessário. Soluções existentes de computação aproximada frequentemente dependem de designs estáticos de precisão fixa que carecem de flexibilidade em tempo de execução, tornando-os ineficientes para cargas de trabalho dinâmicas onde a sensibilidade a erros varia entre diferentes camadas ou aplicações. Além disso, integrar aproximação em pipelines de processadores padrão sem sacrificar desempenho ou exigir modificações estruturais permanece um desafio.

Metodologia
Os autores propõem uma arquitetura de multiplicador reconfigurável em tempo de execução integrada ao núcleo RISC-V de código aberto phoeniX (RV32I(E)M). O projeto aproveita os Registradores de Controle e Status (CSRs) existentes do núcleo para permitir a troca dinâmica entre modos de computação exata e aproximada sem interrupções no pipeline.

• Arquitetura: O projeto proposto substitui as unidades de multiplicador exato e aproximado separadas do núcleo por um único multiplicador reconfigurável em tempo de execução de 32 bits. Esta unidade é controlada via um CSR dedicado (mulcsr no endereço 0x801), que permite 255 níveis distintos de aproximação.
• Projeto de Circuito: O cerne da reconfigurabilidade reside em dois novos designs de compressor 4:2:
  1. Compressor baseado em Par de Somadores Completos (DFC): Construído a partir de Somadores Completos Reconfiguráveis (RFA), oferecendo 13 combinações de saída errôneas de 32 casos, com distâncias de erro de ±1 e −2.
  2. Compressor baseado em Empilhamento Único (SSC): Implementado usando lógica de empilhamento de estágio único, exibindo apenas 8 casos errôneos com uma distância de erro máxima de +1.
• Implementação do Multiplicador: Estes compressores são utilizados para criar duas variantes de multiplicador de 8 bits: o DFM (Multiplicador baseado em Par de Somadores Completos) e o SSM (Multiplicador baseado em Empilhamento Único). O multiplicador de 32 bits é realizado hierarquicamente replicando unidades de 16 bits, que por sua vez são compostas por blocos de 8 bits. Esta estrutura permite a configuração independente dos níveis de aproximação para diferentes segmentos de produto parcial (por exemplo, $A_L \times B_L$, $A_H \times B_H$) através dos campos do registrador mulcsr.
• Mecanismo de Controle: O registrador mulcsr inclui uma bandeira de habilitação e sinais de controle de erro de 8 bits (bits 3–26) que ajustam dinamicamente o nível de aproximação. Um trecho de assembly de exemplo demonstra a escrita no CSR para configurar o multiplicador antes da execução.

Principais Contribuições

1. Integração de Hardware: Implementação de um processador RV32I(E)M otimizado de 32 bits com pipeline de 3 estágios usando CSRs RISC-V padrão para controle de aproximação em tempo de execução.
2. Projeto de Multiplicador Reconfigurável: Desenvolvimento e implementação de uma única unidade de multiplicador que suporta 255 níveis de aproximação, eliminando a sobrecarga de área de unidades fixas duplas.
3. Avaliação em Nível de Sistema: Análise abrangente da aproximação em tempo de execução no nível do núcleo para aplicações tolerantes a erros, demonstrando os trade-offs entre eficiência energética e precisão.
4. Métricas de Desempenho: Conquista de melhorias significativas de energia, especificamente 1,21 pJ/instrução para multiplicação de matrizes no modo aproximado, representando uma melhoria de 67% sobre implementações exatas.

Resultados
O projeto foi sintetizado usando Cadence Genus com tecnologia UMC de 90nm a 25°C.

• Nível de Componente: O compressor SSC alcançou uma melhoria de energia de 8,6% com uma taxa de erro menor (8/32) em comparação ao DFC (taxa de erro 13/32, 10% de melhoria de energia).
• Nível de Multiplicador: No modo aproximado, o DFM alcançou economias de energia de 28%, enquanto o SSM alcançou economias de 23% em comparação com multiplicadores Dadda exatos.
• Nível de Núcleo: Substituir duas unidades de multiplicador pela única unidade reconfigurável resultou em uma redução de 13% na área e redução de 11% no consumo de energia para todo o núcleo, mantendo um desempenho computacional de 1,89 DMIPS/MHz.
• Benchmarks de Aplicação: Avaliações em cargas de trabalho tolerantes a erros (convolução 2D, multiplicação de matrizes, fatorial, filtros FIR/IIR) mostraram:
  • Redução de Potência: 44%–52% no modo exato e 62%–68% no modo aproximado em comparação com o design original apenas exato.
  • Eficiência Energética: Até 63% de redução no consumo de energia para tarefas de multiplicação de matrizes.
  • Tempo de Execução: O modo aproximado manteve tempos de execução comparáveis ao modo exato, sem penalidade de latência significativa observada nos benchmarks.

Significado
O artigo afirma que esta arquitetura fornece uma solução escalável e eficiente para implantações de IA na borda onde a energia é uma restrição primária. Ao permitir controle de precisão numérica granular e em tempo de execução via registradores de processador padrão, o projeto permite que sistemas embarcados troquem adaptativamente precisão por eficiência energética com base em requisitos específicos de carga de trabalho. A consolidação de hardware exato e aproximado em uma única unidade aborda as questões de sobrecarga de área e potência de abordagens anteriores de unidades duplas, confirmando a eficácia da aproximação de hardware adaptativa para aplicações tolerantes a erros, como inferência de redes neurais.