A Reconfigurable Multiplier Architecture for Error-Resilient Applications in RISC-V Core

Technische Samenvatting: Een Herconfigureerbare Multiplier-architectuur voor Fouttolerante Toepassingen in een RISC-V Core

Probleemstelling
Neurale Netwerken (NN's) zijn cruciaal voor computervisie en deep learning, maar staan voor aanzienlijke implementatieuitdagingen op energiebeperkte embedded apparaten vanwege hun hoge rekencomplexiteit. Hoewel NN's een inherente fouttolerantie vertonen – waarbij kleine rekenfouten vaak de outputkwaliteit niet verslechteren – prioriteren traditionele hardwareontwerpen exacte precisie, wat leidt tot onnodig energieverbruik. Bestaande benaderingen voor benaderende berekening vertrouwen vaak op statische, vast ingestelde ontwerpen die geen flexibiliteit tijdens runtime bieden, waardoor ze inefficiënt zijn voor dynamische werklasten waarbij de gevoeligheid voor fouten varieert tussen verschillende lagen of toepassingen. Bovendien blijft het integreren van benadering in standaard processorpijplijnen zonder prestatieverlies of structurele aanpassingen een uitdaging.

Methodologie
De auteurs stellen een herconfigureerbare multiplier-architectuur voor tijdens runtime, geïntegreerd in de phoeniX open-source RISC-V core (RV32I(E)M). Het ontwerp maakt gebruik van de bestaande Control and Status Registers (CSRs) van de core om dynamische schakeling tussen exacte en benaderende rekenmodi mogelijk te maken zonder pipeline-stalls.

• Architectuur: Het voorgestelde ontwerp vervangt de aparte exacte en benaderende multiplier-eenheden van de core door een enkele 32-bit herconfigureerbare multiplier voor runtime. Deze eenheid wordt aangestuurd via een dedicated CSR (mulcsr op adres 0x801), wat 255 verschillende benaderingsniveaus mogelijk maakt.
• Schakelontwerp: De kern van de herconfigureerbaarheid ligt in twee nieuwe 4:2 compressor-ontwerpen:
  1. Dual Full Adder based Compressor (DFC): Opgebouwd uit herconfigureerbare Full Adders (RFA), met 13 foutieve outputcombinaties van de 32 gevallen met foutafstanden van ±1 en −2.
  2. Single Stacking based Compressor (SSC): Geïmplementeerd met single-stage stacking-logica, met slechts 8 foutieve gevallen en een maximale foutafstand van +1.
• Multiplier-implementatie: Deze compressoren worden gebruikt om twee 8-bit multiplier-varianten te creëren: de DFM (Dual Full adder based Multiplier) en de SSM (Single Stacking based Multiplier). De 32-bit multiplier wordt hiërarchisch gerealiseerd door 16-bit eenheden te repliceren, die op hun beurt zijn samengesteld uit 8-bit blokken. Deze structuur maakt onafhankelijke configuratie van benaderingsniveaus voor verschillende gedeeltelijke productsegmenten mogelijk (bijv. $A_L \times B_L$, $A_H \times B_H$) via de mulcsr-registervelden.
• Besturingsmechanisme: Het mulcsr-register bevat een enable-vlag en 8-bit foutbesturingssignalen (bits 3–26) die het benaderingsniveau dynamisch aanpassen. Een voorbeeld assembly-snippet demonstreert het schrijven naar de CSR om de multiplier te configureren voorafgaand aan uitvoering.

Belangrijkste Bijdragen

1. Hardware-integratie: Implementatie van een 32-bit geoptimaliseerde 3-traps gepipelinde RV32I(E)M-processor met gebruik van standaard RISC-V CSRs voor besturing van benadering tijdens runtime.
2. Ontwerp van herconfigureerbare multiplier: Ontwikkeling en implementatie van een enkele multiplier-eenheid die 255 benaderingsniveaus ondersteunt, waardoor de area-overhead van twee vaste eenheden wordt geëlimineerd.
3. Systeemniveau-evaluatie: Uitgebreide analyse van benadering tijdens runtime op core-niveau voor fouttolerante toepassingen, waarbij de afwegingen tussen energie-efficiëntie en nauwkeurigheid worden aangetoond.
4. Prestatiemetingen: Bereiking van aanzienlijke energieverbeteringen, specifiek 1,21 pJ/instructie voor matrixvermenigvuldiging in benaderende modus, wat een verbetering van 67% vertegenwoordigt ten opzichte van exacte implementaties.

Resultaten
Het ontwerp is gesynthetiseerd met Cadence Genus in UMC 90nm-technologie bij 25°C.

• Componentniveau: De SSC-compressor behaalde een energieverbetering van 8,6% met een lagere foutkans (8/32) vergeleken met de DFC (13/32 foutkans, 10% energieverbetering).
• Multiplierniveau: In benaderende modus behaalde de DFM 28% energiebesparing, terwijl de SSM 23% besparing behaalde vergeleken met exacte Dadda-multipliers.
• Core-niveau: Het vervangen van twee multiplier-eenheden door de enkele herconfigureerbare eenheid resulteerde in een reductie van 13% in area en een reductie van 11% in stroomverbruik voor de gehele core, terwijl een rekenprestatie van 1,89 DMIPS/MHz werd behouden.
• Toepassingsbenchmarks: Evaluaties op fouttolerante werklasten (2D-convolutie, matrixvermenigvuldiging, faculteit, FIR/IIR-filters) toonden aan:
  • Stroomreductie: 44%–52% in exacte modus en 62%–68% in benaderende modus vergeleken met het originele ontwerp dat alleen exacte berekening ondersteunde.
  • Energie-efficiëntie: Tot 63% reductie in energieverbruik voor matrixvermenigvuldigingstaken.
  • Uitvoeringstijd: De benaderende modus behield uitvoeringstijden die vergelijkbaar waren met de exacte modus, zonder significante latentieboete in de benchmarks.

Betekenis
Het artikel stelt dat deze architectuur een schaalbare en efficiënte oplossing biedt voor edge AI-implementaties waar energie een primaire beperking is. Door fijnmazige besturing tijdens runtime over numerieke precisie mogelijk te maken via standaard processorregisters, stelt het ontwerp embedded systemen in staat om adaptief nauwkeurigheid in te ruilen voor energie-efficiëntie op basis van specifieke werklastvereisten. De consolidatie van exacte en benaderende hardware in een enkele eenheid adresseert de area- en stroomoverheadproblemen van eerdere benaderingen met twee eenheden, en bevestigt de effectiviteit van adaptieve hardwarebenadering voor fouttolerante toepassingen zoals neurale netwerkinferentie.