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A Reconfigurable Multiplier Architecture for Error-Resilient Applications in RISC-V Core

Dieser Beitrag stellt eine zur Laufzeit rekonfigurierbare Multipliziererarchitektur vor, die in einen RISC-V-Kern integriert ist und feingranulare Energie-Genauigkeits-Abwägungen für die Inferenz neuronaler Netze ermöglicht, wobei sowohl im exakten als auch im approximativen Modus signifikante Leistungs- und Energieeinsparungen bei gleichzeitiger Aufrechterhaltung hoher Rechenleistung erzielt werden.

Ursprüngliche Autoren: Pragun Jaswal, L. Hemanth Krishna, B. Srinivasu

Veröffentlicht 2026-05-12

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CC BY 4.0

Ursprüngliche Autoren: Pragun Jaswal, L. Hemanth Krishna, B. Srinivasu

Originalarbeit lizenziert unter CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Dies ist eine KI-generierte Erklärung des untenstehenden Papers. Sie wurde nicht von den Autoren verfasst oder gebilligt. Für technische Genauigkeit konsultieren Sie das Originalpaper. Vollständigen Haftungsausschluss lesen

Stellen Sie sich vor, Sie betreiben eine belebte Küche (einen Computerprozessor), die jede Sekunde Tausende komplexer Rezepte (Neuronale Netze) zubereiten muss. Der zeitaufwändigste und energieintensivste Teil beim Kochen dieser Rezepte ist das Rechnen – speziell das Multiplizieren von Zahlen.

In einer traditionellen Küche ist der Koch ein Perfektionist. Er wiegt jede Zutat auf den Milligramm genau ab und berechnet jeden Schritt mit absoluter Präzision. Zwar sorgt dies dafür, dass das Gericht perfekt ist, doch es kostet viel Zeit und verbraucht eine enorme Menge an Treibstoff (Energie).

Das Problem:
Die Forscher am IIT Mandi stellten fest, dass bei vielen modernen „Rezepten" (wie Bilderkennung oder KI) das Essen nicht tatsächlich perfekt präzise sein muss, um gut zu schmecken. Wenn Sie bei einer Messung leicht danebenliegen, wird der Kunde (die KI-Anwendung) dies in der Regel nicht bemerken. Dennoch verbrennt der Koch weiterhin Treibstoff, um perfekt zu sein.

Die Lösung: Der „smarte" Multiplikator
Das Team entwickelte ein neues Küchenwerkzeug namens konfigurierbarer Multiplikator. Stellen Sie sich dies als einen „smarten Küchenassistenten" vor, der seine Persönlichkeit sofort an die jeweilige Aufgabe anpassen kann.

Zwei Modi in einem Werkzeug:
- Der Perfektionisten-Modus (Exakt): Wenn ein Rezept absolute Präzision erfordert, verhält sich das Werkzeug wie ein traditioneller Koch und berechnet alles perfekt.
- Der „Gut genug"-Modus (Approximativ): Wenn das Rezept eine winzige Ungenauigkeit tolerieren kann (wie die Schätzung der Salzmenge), schaltet das Werkzeug in einen schnelleren, entspannteren Modus. Es überspringt einige der mühsamen, energieintensiven Schritte, um Treibstoff zu sparen.
Die Fernbedienung (das mulcsr):
Die Magie dieses Designs besteht darin, dass es nicht in einem Modus feststeckt. Der Computer verfügt über eine spezielle „Fernbedienung" (ein Register namens mulcsr), mit der die Software den exakten benötigten Präzisionsgrad einstellen kann.
- Stellen Sie sich einen Dimmer für Licht vor. Sie können die Präzision bis auf 100 % (vollkommen perfekt) hochdrehen oder auf eine von 255 Stufen „gut genug" herunterregeln.
- Der Computer kann während der Programmausführung sofort zwischen diesen Einstellungen wechseln, ohne die Pipeline zu unterbrechen oder die Hardware zu ändern.
Wie es im Inneren funktioniert:
Um diesen Umschaltmechanismus zu ermöglichen, bauten die Ingenieure das Werkzeug aus kleineren, modularen Blöcken (sogenannten Kompressoren) auf.
- Sie entwickelten zwei Arten dieser Blöcke: einen, der sehr sorgfältig, aber etwas komplexer ist, und einen anderen, der einfacher und schneller ist, aber ein paar mehr „Abkürzungen" nimmt.
- Durch das Mischen und Kombinieren dieser Blöcke basierend auf dem Signal der Fernbedienung schufen sie einen 32-Bit-Multiplikator, der alles von schwerer Rechenarbeit bis hin zu schnellen, energiesparenden Schätzungen bewältigen kann.

Die Ergebnisse: Energieeinsparung ohne Geschwindigkeitsverlust
Als sie dieses neue Werkzeug in einem Standardprozessor testeten (dem RISC-V-Kern, der wie ein beliebter, quelloffener Motor für kleine Geräte ist):

Energieeinsparung: Im „Gut genug"-Modus verbrauchte das Werkzeug 62 % bis 68 % weniger Leistung als das traditionelle perfekte Werkzeug. Selbst im „perfekten" Modus war es immer noch 44 % bis 52 % effizienter, da das Design selbst optimiert war.
Geschwindigkeit: Es verlangsamte nichts. Der Prozessor lief weiterhin mit derselben Geschwindigkeit (1,89 DMIPS/MHz).
Realwelt-Tests: Sie testeten es bei Aufgaben wie „Matrixmultiplikation" (die Mathematik hinter der KI) und „2D-Faltung" (die Mathematik hinter der Bildverarbeitung). Bei diesen Tests sparte das neue Werkzeug bis zu 63 % der gesamten Energie ein, die zum Ausführen des Programms benötigt wurde.

Das Fazit
Dieser Beitrag stellt ein Hardware-Upgrade für kleine, batteriebetriebene Geräte (wie intelligente Kameras oder Sensoren) vor. Er ersetzt den alten, starren „perfekten Mathematik"-Rechner durch einen flexiblen, energiesparenden, der weiß, wann Präzision erforderlich ist und wann eine Abkürzung genommen werden kann. Das Ergebnis ist ein Prozessor, der komplexe KI-Aufgaben mit einer einzigen Batterieladung viel länger ausführen kann, ohne dass der Benutzer jemals einen Qualitätsverlust bemerkt.

Technische Zusammenfassung: Eine rekonfigurierbare Multiplizierarchitektur für fehlertolerante Anwendungen in RISC-V-Kernen

Problemstellung
Neuronale Netze (NN) sind entscheidend für Computer Vision und Deep Learning, stoßen jedoch aufgrund ihrer hohen rechnerischen Komplexität auf erhebliche Herausforderungen bei der Bereitstellung auf energiebeschränkten eingebetteten Geräten. Während NNs eine inhärente Fehlertoleranz aufweisen – bei der geringe arithmetische Ungenauigkeiten die Ausgabequalität oft nicht verschlechtern –, priorisieren traditionelle Hardware-Designs exakte Präzision, was zu unnötigem Energieverbrauch führt. Bestehende Lösungen für approximatives Rechnen verlassen sich häufig auf statische, festgelegte Genauigkeitsdesigns, die keine Laufzeitflexibilität bieten, was sie für dynamische Arbeitslasten ineffizient macht, bei denen die Fehlertoleranz zwischen verschiedenen Schichten oder Anwendungen variiert. Darüber hinaus bleibt die Integration von Approximation in Standard-Prozessorpipelines ohne Leistungseinbußen oder strukturelle Änderungen eine Herausforderung.

Methodik
Die Autoren schlagen eine rekonfigurierbare Multiplizierarchitektur vor, die in den Open-Source-RISC-V-Kern phoeniX (RV32I(E)M) integriert ist. Das Design nutzt die bestehenden Steuer- und Statusregister (CSRs) des Kerns, um einen dynamischen Wechsel zwischen exakten und approximativen Rechenmodi ohne Pipeline-Stalls zu ermöglichen.

Architektur: Das vorgeschlagene Design ersetzt die separaten exakten und approximativen Multipliziereinheiten des Kerns durch eine einzelne 32-Bit-Laufzeit-rekonfigurierbare Multipliziereinheit. Diese Einheit wird über ein dediziertes CSR (mulcsr an Adresse 0x801) gesteuert, das 255 verschiedene Approximationsstufen ermöglicht.
Schaltungsdesign: Der Kern der Rekonfigurierbarkeit liegt in zwei neuartigen 4:2-Kompressor-Designs:
1. Dual Full Adder basierter Kompressor (DFC): Aufbauend aus rekonfigurierbaren Volladdierern (RFA), bietet er 13 fehlerhafte Ausgangskombinationen von 32 Fällen mit Fehlerabständen von ±1 und −2.
2. Single Stacking basierter Kompressor (SSC): Implementiert mit einstufiger Stapellogik, weist er nur 8 fehlerhafte Fälle mit einem maximalen Fehlerabstand von +1 auf.
Multiplizierer-Implementierung: Diese Kompressoren werden verwendet, um zwei 8-Bit-Multiplizierer-Varianten zu erstellen: den DFM (Dual Full Adder basierter Multiplizierer) und den SSM (Single Stacking basierter Multiplizierer). Der 32-Bit-Multiplizierer wird hierarchisch durch Replizierung von 16-Bit-Einheiten realisiert, die selbst aus 8-Bit-Blöcken bestehen. Diese Struktur ermöglicht eine unabhängige Konfiguration der Approximationsstufen für verschiedene Partialproduktsegmente (z. B. $A_L \times B_L$ , $A_H \times B_H$ ) über die mulcsr-Registerfelder.
Steuermechanismus: Das mulcsr-Register enthält ein Aktivierungsflag und 8-Bit-Fehlersteuersignale (Bits 3–26), die den Approximationsgrad dynamisch anpassen. Ein Beispiel-Assembly-Schnipsel zeigt das Schreiben in das CSR, um den Multiplizierer vor der Ausführung zu konfigurieren.

Hauptbeiträge

Hardware-Integration: Implementierung eines optimierten 32-Bit-RV32I(E)M-Prozessors mit 3-Stufen-Pipeline unter Verwendung standardmäßiger RISC-V-CSRs zur Laufzeit-Approximationssteuerung.
Rekonfigurierbares Multiplizierer-Design: Entwicklung und Implementierung einer einzigen Multipliziereinheit mit Unterstützung für 255 Approximationsstufen, wodurch der Flächenoverhead dualer fester Einheiten eliminiert wird.
Systemweite Evaluierung: Umfassende Analyse der Laufzeit-Approximation auf Kernebene für fehlertolerante Anwendungen, die die Kompromisse zwischen Energieeffizienz und Genauigkeit demonstriert.
Leistungsindikatoren: Erzielung signifikanter Energieverbesserungen, speziell 1,21 pJ/Anweisung für Matrixmultiplikation im approximativen Modus, was einer Verbesserung von 67 % gegenüber exakten Implementierungen entspricht.

Ergebnisse
Das Design wurde mit Cadence Genus unter Verwendung der UMC-90-nm-Technologie bei 25 °C synthetisiert.

Komponentenebene: Der SSC-Kompressor erreichte eine Energieverbesserung von 8,6 % bei einer niedrigeren Fehlerrate (8/32) im Vergleich zum DFC (13/32 Fehlerrate, 10 % Energieverbesserung).
Multiplizierebene: Im approximativen Modus erzielte der DFM eine Energieeinsparung von 28 %, während der SSM eine Einsparung von 23 % im Vergleich zu exakten Dadda-Multiplizierern erreichte.
Kernebene: Der Ersatz von zwei Multipliziereinheiten durch die einzelne rekonfigurierbare Einheit führte zu einer 13 %igen Flächenreduzierung und einer 11 %igen Reduzierung des Leistungsverbrauchs für den gesamten Kern, bei gleichzeitiger Beibehaltung einer Rechenleistung von 1,89 DMIPS/MHz.
Anwendungs-Benchmarks: Evaluierungen an fehlertoleranten Arbeitslasten (2D-Faltung, Matrixmultiplikation, Fakultät, FIR/IIR-Filter) zeigten:
- Leistungsreduzierung: 44 %–52 % im exakten Modus und 62 %–68 % im approximativen Modus im Vergleich zum ursprünglichen rein exakten Design.
- Energieeffizienz: Bis zu 63 % Reduzierung des Energieverbrauchs für Matrixmultiplikationsaufgaben.
- Ausführungszeit: Der approximative Modus behielt Ausführungszeiten bei, die mit dem exakten Modus vergleichbar waren, wobei in den Benchmarks keine signifikante Latenzstrafe beobachtet wurde.

Bedeutung
Die Arbeit behauptet, dass diese Architektur eine skalierbare und effiziente Lösung für Edge-AI-Bereitstellungen bietet, bei denen Energie eine primäre Einschränkung ist. Durch die Ermöglichung einer feingranularen, laufenden Steuerung der numerischen Präzision über Standard-Prozessorregister ermöglicht das Design eingebetteten Systemen, die Genauigkeit adaptiv gegen die Energieeffizienz basierend auf spezifischen Arbeitslastanforderungen abzuwägen. Die Konsolidierung von exakter und approximativer Hardware in eine einzige Einheit adressiert die Flächen- und Leistungsprobleme früherer Dual-Einheiten-Ansätze und bestätigt die Wirksamkeit adaptiver Hardware-Approximation für fehlertolerante Anwendungen wie die Inferenz neuronaler Netze.

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