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A Reconfigurable Multiplier Architecture for Error-Resilient Applications in RISC-V Core

본 논문은 신경망 추론을 위한 세밀한 에너지-정확도 트레이드오프를 가능하게 하는 RISC-V 코어에 통합된 런타임 재구성 가능 곱셈기 아키텍처를 제시하며, 이는 높은 계산 성능을 유지하면서 정밀 모드와 근사 모드 모두에서 상당한 전력 및 에너지 절감을 달성합니다.

원저자: Pragun Jaswal, L. Hemanth Krishna, B. Srinivasu

게시일 2026-05-12

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CC BY 4.0

원저자: Pragun Jaswal, L. Hemanth Krishna, B. Srinivasu

원본 논문은 CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) 라이선스로 제공됩니다. ✨ 이것은 아래 논문에 대한 AI 생성 설명입니다. 저자가 작성하거나 승인한 것이 아닙니다. 기술적 정확성을 위해서는 원본 논문을 참조하세요. 전체 면책 조항 읽기

당신은 매초 수천 개의 복잡한 레시피 (신경망) 를 준비해야 하는 분주한 주방 (컴퓨터 프로세서) 을 운영한다고 상상해 보세요. 이러한 레시피를 조리하는 데 가장 시간이 오래 걸리고 에너지를 많이 소모하는 부분은 수학 계산, 특히 숫자를 서로 곱하는 작업입니다.

전통적인 주방에서 셰프는 완벽주의자입니다. 그들은 모든 재료를 밀리그램 단위로 정확히 측정하고 모든 단계를 절대적인 정밀도로 계산합니다. 이렇게 하면 요리가 완벽해지지만, 많은 시간이 소요되고 막대한 양의 연료 (에너지) 가 소모됩니다.

문제:
이티 mandi 의 연구원들은 많은 현대식 "레시피"(이미지 인식이나 AI 등) 의 경우, 음식이 맛있게 먹히기 위해 반드시 완벽하게 정밀할 필요가 없다는 점을 발견했습니다. 측정값이 약간만 어긋나도 고객 (AI 애플리케이션) 은 보통 눈치채지 못합니다. 그러나 셰프는 여전히 완벽함을 추구하며 연료를 태우고 있습니다.

해결책: "스마트" 승산기
이 팀은 재구성 가능 승산기 (Reconfigurable Multiplier) 라는 새로운 주방 도구를 개발했습니다. 이는 작업 내용에 따라 즉시 성격을 바꾸는 "스마트 셰프 보조원"과 같습니다.

한 가지 도구, 두 가지 모드:
- 완벽주의자 모드 (정확): 레시피가 정밀함을 절대적으로 요구할 때, 이 도구는 전통적인 셰프처럼 모든 것을 완벽하게 계산합니다.
- "충분히 좋은" 모드 (근사): 레시피가 아주 작은 오차를 견딜 수 있을 때 (예: 소금 양을 대략적으로 추정하는 경우), 도구는 더 빠르고 여유로운 모드로 전환합니다. 이는 에너지를 아끼기 위해 지루하고 에너지를 많이 소모하는 몇 가지 단계를 생략합니다.
리모컨 (mulcsr):
이 설계의 마법은 한 가지 모드에 고정되지 않았다는 점입니다. 컴퓨터는 소프트웨어가 필요한 정밀도 수준을 정확히 조절할 수 있게 해주는 특별한 "리모컨"( mulcsr 라는 레지스터) 을 갖추고 있습니다.
- 전구의 밝기 조절 스위치를 상상해 보세요. 정밀도를 100% 완벽하게 최대로 올리거나, "충분히 좋은" 255 가지 수준 중 하나로 낮출 수 있습니다.
- 컴퓨터는 프로그램을 실행하는 동안 파이프라인을 멈추거나 하드웨어를 변경하지 않고도 이러한 설정 사이를 즉시 전환할 수 있습니다.
내부 작동 원리:
이러한 전환을 가능하게 하기 위해 엔지니어들은 이 도구를 더 작고 모듈화된 블록 (압축기라고 함) 으로 구성했습니다.
- 그들은 매우 신중하지만 약간 더 복잡한 블록과, 더 단순하고 빠르지만 몇 가지 "단축키"를 사용하는 블록 두 가지 유형을 설계했습니다.
- 리모컨의 신호에 따라 이러한 블록들을 섞고 조합함으로써, 무거운 작업용 수학부터 빠른 에너지 절약형 추정까지 모든 것을 처리할 수 있는 32 비트 승산기를 만들었습니다.

결과: 속도 저하 없이 에너지 절약
이 새로운 도구를 표준 프로세서 (소형 장치를 위한 인기 있는 오픈소스 엔진인 RISC-V 코어) 에서 테스트했을 때:

에너지 절감: "충분히 좋은" 모드로 실행될 때, 이 도구는 전통적인 완벽한 도구보다 62% 에서 68% 적은 전력을 사용했습니다. "완벽" 모드에서도 설계 자체가 간소화되어 44% 에서 52% 더 효율적이었습니다.
속도: 속도가 느려지지 않았습니다. 프로세서는 동일한 속도 (1.89 DMIPS/MHz) 로 계속 실행되었습니다.
실제 테스트: 그들은 "행렬 곱셈"(AI 의 기반 수학) 과 "2D 컨볼루션"(이미지 처리의 기반 수학) 과 같은 작업에서 이를 테스트했습니다. 이러한 테스트에서 새로운 도구는 프로그램을 실행하는 데 필요한 총 에너지의 최대 63% 를 절약했습니다.

결론
이 논문은 스마트 카메라나 센서와 같은 소형 배터리 구동 장치를 위한 하드웨어 업그레이드를 제시합니다. 이는 구식이고 경직된 "완벽한 수학" 계산기를, 언제 정밀해야 하고 언제 단축키를 취해야 하는지 아는 유연하고 에너지 절약형 계산기로 대체합니다. 그 결과, 사용자는 품질 저하를 전혀 눈치채지 못한 채 단일 배터리 충전으로 훨씬 더 오랫동안 복잡한 AI 작업을 실행할 수 있는 프로세서가 됩니다.

기술 요약: RISC-V 코어용 오류 내성 응용 프로그램을 위한 재구성 가능 곱셈기 아키텍처

문제 제기
신경망 (NN) 은 컴퓨터 비전과 딥러닝에 필수적이지만, 높은 계산 복잡성으로 인해 에너지 제약이 있는 임베디드 장치에서의 배포에 상당한 도전에 직면해 있습니다. NN 은 작은 산술적 부정확성이 종종 출력 품질을 저하시키지 않는 고유한 오류 허용 특성을 보이지만, 전통적인 하드웨어 설계는 정확한 정밀도를 우선시하여 불필요한 에너지 소비를 초래합니다. 기존 근사 컴퓨팅 솔루션은 종종 런타임 유연성이 부족한 정적 고정 정밀도 설계에 의존하여, 서로 다른 레이어나 응용 프로그램에서 오류 민감도가 변하는 동적 워크로드에는 비효율적입니다. furthermore, 성능을 희생하거나 구조적 수정을 요구하지 않고 표준 프로세서 파이프라인에 근사화를 통합하는 것은 여전히 과제입니다.

방법론
저자들은 phoeniX 오픈 소스 RISC-V 코어 (RV32I(E)M) 에 통합된 런타임 재구성 가능 곱셈기 아키텍처를 제안합니다. 이 설계는 파이프라인 스톨 없이 정확 및 근사 계산 모드 간 동적 전환을 가능하게 하기 위해 코어의 기존 제어 및 상태 레지스터 (CSRs) 를 활용합니다.

아키텍처: 제안된 설계는 코어의 별도의 정확 및 근사 곱셈기 유닛을 단일 32 비트 런타임 재구성 가능 곱셈기로 대체합니다. 이 유닛은 255 개의 서로 다른 근사화 수준을 허용하는 전용 CSR(주소 0x801 의 mulcsr) 을 통해 제어됩니다.
회로 설계: 재구성 가능성의 핵심은 두 가지 새로운 4:2 압축기 설계에 있습니다:
1. 이중 풀 어더 기반 압축기 (DFC): 재구성 가능 풀 어더 (RFA) 로 구성되며, 32 가지 경우 중 13 가지 오류 출력 조합을 가지며 오류 거리는 ±1 및 −2 입니다.
2. 단일 스택 기반 압축기 (SSC): 단일 단계 스택 로직을 사용하여 구현되며, 최대 오류 거리가 +1 인 8 가지 오류 경우만 나타냅니다.
곱셈기 구현: 이러한 압축기를 활용하여 두 가지 8 비트 곱셈기 변형인 DFM(이중 풀 어더 기반 곱셈기) 과 SSM(단일 스택 기반 곱셈기) 을 생성합니다. 32 비트 곱셈기는 8 비트 블록으로 구성된 16 비트 유닛을 반복하여 계층적으로 구현됩니다. 이 구조는 mulcsr 레지스터 필드를 통해 서로 다른 부분 곱 세그먼트 (예: $A_L \times B_L$ , $A_H \times B_H$ ) 에 대해 근사화 수준을 독립적으로 구성할 수 있게 합니다.
제어 메커니즘: mulcsr 레지스터에는 활성화 플래그와 근사화 수준을 동적으로 조정하는 8 비트 오류 제어 신호 (비트 3~26) 가 포함됩니다. 실행 전에 곱셈기를 구성하기 위해 CSR 에 쓰기 작업을 수행하는 샘플 어셈블리 스니펫이 제시됩니다.

주요 기여

하드웨어 통합: 런타임 근사화 제어를 위한 표준 RISC-V CSRs 를 사용한 32 비트 최적화 3 단계 파이프라인 RV32I(E)M 프로세서 구현.
재구성 가능 곱셈기 설계: 단일 곱셈기 유닛 개발 및 구현으로 255 개의 근사화 수준을 지원하여 이중 고정 유닛의 면적 오버헤드를 제거.
시스템 수준 평가: 오류 내성 응용 프로그램에 대한 코어 수준 런타임 근사화에 대한 포괄적 분석으로 에너지 효율성과 정확성 간의 트레이드오프 입증.
성능 지표: 근사 모드에서 행렬 곱셈 시 1.21 pJ/명령어라는 상당한 에너지 개선을 달성하여 정확한 구현 대비 67% 개선.

결과
이 설계는 25°C 에서 UMC 90nm 기술을 사용하여 Cadence Genus 로 합성되었습니다.

컴포넌트 수준: SSC 압축기는 DFC(13/32 오류율, 10% 에너지 개선) 에 비해 낮은 오류율 (8/32) 로 8.6% 의 에너지 개선을 달성했습니다.
곱셈기 수준: 근사 모드에서 DFM 은 28% 의 에너지 절감을 달성한 반면, SSM 은 정확한 Dadda 곱셈기 대비 23% 의 절감을 달성했습니다.
코어 수준: 두 개의 곱셈기 유닛을 단일 재구성 가능 유닛으로 대체함으로써 전체 코어의 면적 13% 감소 및 전력 소비 11% 감소를 달성하면서 1.89 DMIPS/MHz의 계산 성능을 유지했습니다.
응용 벤치마크: 오류 허용 워크로드 (2D 컨볼루션, 행렬 곱셈, 계승, FIR/IIR 필터) 에 대한 평가 결과는 다음과 같습니다:
- 전력 감소: 원래 정확 전용 설계 대비 정확 모드에서 44%~~52%, **근사 모드에서 62%~~68%** 감소.
- 에너지 효율성: 행렬 곱셈 작업의 경우 에너지 소비 최대 63% 감소.
- 실행 시간: 근사 모드는 정확한 모드와 비교 가능한 실행 시간을 유지하며, 벤치마크에서 유의미한 지연 패널티가 관찰되지 않았습니다.

의의
본 논문은 이 아키텍처가 에너지가 주요 제약 조건인 엣지 AI 배포를 위한 확장 가능하고 효율적인 솔루션을 제공한다고 주장합니다. 표준 프로세서 레지스터를 통해 수치 정밀도에 대한 세밀한 런타임 제어를 가능하게 함으로써, 이 설계는 임베디드 시스템이 특정 워크로드 요구 사항에 따라 정확도를 에너지 효율성과 적응적으로 교환할 수 있게 합니다. 정확 및 근사 하드웨어를 단일 유닛으로 통합함으로써 이전 이중 유닛 접근 방식의 면적 및 전력 오버헤드 문제를 해결하여, 신경망 추론과 같은 오류 허용 응용 프로그램에 대한 적응형 하드웨어 근사화의 효과성을 확인했습니다.

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