Riepilogo Tecnico: FusionCell

Enunciato del Problema

Le celle standard costituiscono i blocchi fondamentali dei circuiti digitali VLSI, dove le loro caratteristiche di ritardo e potenza determinano in modo critico le prestazioni complessive del chip. La caratterizzazione tradizionale si basa su una pipeline lenta e multistep che prevede l'estrazione di Resistenza/Capacità (R/C) dalla geometria del layout, seguita da una simulazione circuitale esaustiva. Questo processo può richiedere giorni per un'intera libreria, creando un collo di bottiglia per le pipeline di Co-Ottimizzazione Tecnologia-Design (DTCO) che richiedono iterazioni rapide su vasti spazi di progettazione.

Sebbene siano stati proposti approcci di Machine Learning (ML) per accelerare tale processo, i metodi esistenti soffrono di limitazioni significative:

• Modelli basati solo sulla netlist: Le Reti Neurali Grafiche (GNN) e i Transformer Grafici catturano la connettività topologica ma ignorano la geometria del layout, non riuscendo a tenere conto degli effetti R/C dipendenti dal layout.
• Modelli basati solo sul layout: I regressori basati sulla visione catturano i dettagli spaziali ma mancano del contesto della netlist, non riuscendo a distinguere tra segnali elettricamente attivi e riempimenti fittizi (dummy fills) o a rispettare i vincoli di connettività.
• Fusione ingenua: I precedenti tentativi di combinare queste modalità spesso si basano su una fusione tardiva o su una concatenazione simmetrica, che non riesce a stabilire una corrispondenza fine tra specifici nodi elettrici e le loro realizzazioni geometriche fisiche.

La sfida fondamentale consiste nel rappresentare congiuntamente la geometria del layout e la topologia della netlist in modo che i modelli possano catturare dettagli spaziali fini (parassiti) insieme alla connettività strutturale per una previsione accurata delle prestazioni.

Metodologia: FusionCell

FusionCell è un predittore multimodale progettato per trattare la geometria del layout instradato e la topologia della netlist come input obbligatori e esplicitamente fusi. L'architettura si fonda sull'intuizione fisica secondo cui la netlist definisce lo "scheletro" (il margine di prestazioni), mentre il layout fornisce la "carne" (le variazioni R/C), richiedendo un meccanismo guidato dalla topologia per interpretare la geometria.

1. Rappresentazione del Layout (Codificatore DeiT)

Il layout instradato è trattato come un tensore di immagini multistrato.

• Input: Un tensore a tre canali che rappresenta i livelli di instradamento primari (M0, M1, M2). I pixel sono popolati con ID di rete normalizzati anziché con occupazione binaria per preservare la connettività semantica tra i livelli.
• Preprocessing: La connettività verticale (via) è preservata mediante proiezione inter-livello sui piani metallici 2D adiacenti. I layout sono allineati lungo la loro dimensione più lunga per minimizzare gli artefatti di riempimento (padding).
• Codifica: Un backbone Transformer di Immagine Efficiente nei Dati (DeiT) elabora il tensore, suddividendolo in patch e generando una sequenza di token spaziali del layout ($Z_L$). Questo meccanismo di auto-attenzione globale è scelto per la sua capacità di modellare effetti distribuiti a lungo raggio, come la caduta IR e la capacità di accoppiamento cumulativa.

2. Rappresentazione della Netlist (Transformer Grafico)

La netlist è modellata come un grafo eterogeneo per catturare sia la connettività locale che le correlazioni globali.

• Costruzione del Grafo: Il grafo contiene due tipi di nodi: Nodi Dispositivo (transistor con attributi come la forza di guida) e Nodi Rete (connessioni elettriche).
• Archetti: Sono definiti due tipi di archi:
  • Archi di Connettività: Cablaggi fisici tra dispositivi e reti.
  • Archi di Correlazione: Collegamenti tra reti strutturalmente correlate per catturare il flusso del segnale e le potenziali interferenze.
• Codifica: Un codificatore Transformer Grafico elabora questo grafo eterogeneo. Impiega un bias strutturale nel meccanismo di attenzione per imporre il passaggio di messaggi solo tra nodi connessi, assicurando che il modello rispetti la topologia circuitale sottostante mentre cattura le dipendenze globali. Ciò produce token grafici ($Z_G$).

3. Fusione Multimodale Guidata dalla Topologia

L'innovazione centrale è un meccanismo di attenzione incrociata asimmetrico in cui la netlist funge da "mappa" strutturale per interrogare il layout.

• Meccanismo: I token grafici ($Z_G$) fungono da Query, mentre i token del layout ($Z_L$) fungono da Chiavi e Valori.
• Funzione: Per ogni nodo elettrico (ad esempio, una rete di uscita), il meccanismo di attenzione scansiona attivamente il layout per recuperare dettagli geometrici rilevanti (tracce metalliche, via).
• Bias Induttivo: Questo progetto impone che le caratteristiche del layout siano considerate solo nella misura in cui influenzano componenti elettrici specifici, impedendo al modello di adattarsi eccessivamente a texture di sfondo o aree di silicio irrilevanti.
• Output: I token fusi sono aggregati mediante pooling consapevole delle maschere e passati a un capo di regressione Multilayer Perceptron (MLP) per prevedere sei metriche: Ritardo di Salita/Discesa, Transizione di Salita/Discesa e Potenza di Salita/Discesa.

Contributi Chiave

1. Framework FusionCell: Un predittore multimodale che integra la geometria del layout instradato e la topologia della netlist mediante un meccanismo di attenzione incrociata guidato dalla topologia, ottenendo una previsione delle prestazioni accurata e stabile nel ranking.
2. Codifica Conservativa della Geometria: Una strategia di rappresentazione per layout instradati che utilizza DeiT per mantenere le informazioni critiche R/C relative a metalli e via attraverso più livelli di instradamento, abilitando un ragionamento spaziale fine.
3. Modellazione della Netlist Consapevole della Topologia: Una rappresentazione a grafo eterogeneo che utilizza Transformer Grafici per catturare esplicitamente sia la connettività dispositivo-rete che le correlazioni rete-rete, fornendo una rappresentazione strutturale elettricamente significativa.
4. Dataset a 7nm: La generazione di un dataset su larga scala basato sul PDK ASAP7 contenente oltre 19.500 celle di 149 tipi, generato tramite strumenti automatici, mirato a sei metriche chiave di ritardo e potenza.

Risultati Sperimentali

Gli esperimenti sono stati condotti sul benchmark 7nm ASAP7, confrontando FusionCell con baseline basate solo sulla visione, fusione tardiva, fusione simmetrica e lo stato dell'arte (ProtoCellLayout).

• Accuratezza di Regressione: FusionCell ha raggiunto un errore percentuale medio assoluto (MAPE) medio del 0,92% e un $R^2$ di 0,977. Ciò ha superato significativamente la migliore baseline (Fusione Simmetrica, 2,19% MAPE) e lo stato dell'arte ProtoCellLayout (4,16% MAPE).
• Coerenza del Ranking: Per il ranking delle varianti di cella (critico per la sintesi), FusionCell ha raggiunto un $\rho$ di Spearman di 0,86 e un $\tau$ di Kendall di 0,76, dimostrando una capacità superiore di distinguere differenze strutturali fini rispetto alle baseline, che spesso fallivano nel classificare correttamente le varianti.
• Efficienza: FusionCell ha completato l'inferenza per l'intero dataset di 19.500 celle in circa 67 secondi su una singola GPU. Ciò rappresenta un'accelerazione di $10^4\times$ rispetto alla simulazione tradizionale, che richiedeva oltre 5 giorni per generare le stesse etichette di riferimento (golden labels).
• Studi di Ablazione: La rimozione della fusione guidata dalla topologia (sostituendola con fusione simmetrica) o la rimozione degli archi di correlazione dal grafo ha portato a un degrado significativo delle prestazioni, validando la necessità del meccanismo di query diretto e dell'inclusione delle correlazioni rete-rete.

Significato e Impatto

Il documento afferma che FusionCell stabilisce un paradigma generalizzabile per l'Automazione Elettronica di Design (EDA) multimodale allineando l'architettura del modello con la gerarchia fisica dei dati di progettazione. Trattando la netlist come un meccanismo di query attivo per la geometria del layout, il modello imita il processo fisico di estrazione R/C, assicurando che le previsioni siano fondate sulla connettività elettrica piuttosto che sulla texture visiva.

Il significato principale risiede nella possibilità di esplorare rapidamente lo spazio di progettazione. Sostituendo giorni di calcolo intensivo con inferenze a livello di millisecondo, FusionCell consente ai progettisti di selezionare candidati e identificare celle ottimali secondo Pareto prima di eseguire costose simulazioni di approvazione finale (sign-off). Questa accelerazione è cruciale per le pipeline DTCO e contribuisce a ridurre il consumo energetico e l'impronta di carbonio del processo di progettazione dei chip. Il lavoro si posiziona come un passo verso la democratizzazione degli strumenti EDA avanzati, rendendo accessibile e rapida la previsione delle prestazioni ad alta fedeltà.