Technische Samenvatting: FusionCell

Probleemstelling

Standaardcellen vormen de fundamentele bouwstenen van digitale VLSI-schakelingen, waarbij hun vertraging- en vermogenskarakteristieken de algehele prestaties van de chip kritiek bepalen. Traditionele karakterisering vertrouwt op een traag, meerstapsproces dat extractie van weerstand/capaciteit (R/C) uit de lay-outgeometrie omvat, gevolgd door exhaustieve circuitsimulatie. Dit proces kan dagen duren voor een volledige bibliotheek, wat een knelpunt creëert voor Design Technology Co-Optimization (DTCO)-pipelines die snelle iteratie over enorme ontwerpruimtes vereisen.

Hoewel Machine Learning (ML)-benaderingen zijn voorgesteld om dit proces te versnellen, lijden bestaande methoden aan aanzienlijke beperkingen:

• Netlist-only modellen: Graph Neural Networks (GNN's) en Graph Transformers vangen topologische connectiviteit op, maar negeren de lay-outgeometrie, waardoor ze geen rekening houden met lay-outafhankelijke R/C-effecten.
• Layout-only modellen: Vision-based regressors vangen ruimtelijke details op, maar missen netlistcontext; ze kunnen niet onderscheid maken tussen elektrisch actieve signalen en dummy fills, en kunnen connectiviteitsbeperkingen niet respecteren.
• Naive Fusie: Eerdere pogingen om deze modaliteiten te combineren vertrouwen vaak op late fusie of symmetrische concatenatie, wat faalt in het tot stand brengen van fijnmazige correspondentie tussen specifieke elektrische knooppunten en hun fysieke geometrische realisaties.

De kernuitdaging is om zowel lay-outgeometrie als netlisttopologie gezamenlijk te representeren, zodat modellen fijnmazige ruimtelijke details (parasitaire effecten) kunnen vangen naast structurele connectiviteit voor nauwkeurige prestatievoorspelling.

Methodologie: FusionCell

FusionCell is een dual-modaliteit predictor die ontworpen is om gerouteerde lay-outgeometrie en netlisttopologie te behandelen als verplichte, expliciet gefuseerde inputs. De architectuur is gebaseerd op de fysieke intuïtie dat de netlist het "skelet" (prestatieomvang) definieert, terwijl de lay-out het "vlees" (R/C-variaties) levert, wat een door topologie geleide mechanisme vereist om de geometrie te interpreteren.

1. Lay-out Representatie (DeiT Encoder)

De gerouteerde lay-out wordt behandeld als een meerlaagse beeldtensor.

• Input: Een drie-kanaals tensor die de primaire routeerlagen (M0, M1, M2) vertegenwoordigt. Pixels worden gevuld met genormaliseerde Net-ID's in plaats van binaire bezetting om semantische connectiviteit over lagen te behouden.
• Preprocessing: Verticale connectiviteit (vias) wordt behouden via inter-lagen projectie op aangrenzende 2D-metaalvlakken. Lay-outs worden uitgelijnd langs hun langere dimensie om padding-artefacten te minimaliseren.
• Encoding: Een Data-Efficient Image Transformer (DeiT) backbone verwerkt de tensor, splitst deze in patches en genereert een sequentie van ruimtelijke lay-out tokens ($Z_L$). Dit globale self-attention mechanisme is gekozen vanwege zijn vermogen om langetermijn gedistribueerde effecten te modelleren, zoals IR-dip en cumulatieve koppelcapaciteit.

2. Netlist Representatie (Graph Transformer)

De netlist wordt gemodelleerd als een heterogeen grafiek om zowel lokale connectiviteit als globale correlaties te vangen.

• Grafiekconstructie: De grafiek bevat twee knooppunttypen: Apparaatknooppunten (transistors met attributen zoals drive-strength) en Netknooppunten (elektrische verbindingen).
• Randen: Er worden twee randtypen gedefinieerd:
  • Connectiviteitsranden: Fysieke bedrading tussen apparaten en nets.
  • Correlatieranden: Koppelingen tussen structureel gerelateerde nets om signaalstroom en potentiële interferentie te vangen.
• Encoding: Een Graph Transformer encoder verwerkt deze heterogene grafiek. Het hanteert een structurele bias in het attention mechanisme om berichtdoorvoer alleen tussen verbonden knooppunten af te dwingen, zodat het model de onderliggende circuittopologie respecteert terwijl het globale afhankelijkheden vangt. Dit produceert grafiektokens ($Z_G$).

3. Topologie-Geleide Multimodale Fusie

De kerninnovatie is een asymmetrisch cross-attention mechanisme waarbij de netlist fungeert als een structurele "kaart" om de lay-out te bevragen.

• Mechanisme: Grafiektokens ($Z_G$) dienen als Queries, terwijl lay-outtokens ($Z_L$) dienen als Keys en Values.
• Functie: Voor elk elektrisch knooppunt (bijv. een output net) scant het attention mechanisme actief de lay-out om relevante geometrische details op te halen (metaalsporen, vias).
• Inductieve Bias: Dit ontwerp dwingt uit dat lay-outkenmerken alleen worden overwogen voor zover ze specifieke elektrische componenten beïnvloeden, waardoor het model wordt beschermd tegen overfitting op achtergrondtexturen of irrelevante siliciumgebieden.
• Output: De gefuseerde tokens worden geaggregeerd via mask-aware pooling en doorgegeven aan een Multilayer Perceptron (MLP) regressiehoofd om zes metrieken te voorspellen: Rise/Fall-vertraging, Rise/Fall-overgang en Rise/Fall-vermogen.

Belangrijkste Bijdragen

1. FusionCell Framework: Een dual-modaliteit predictor die gerouteerde lay-outgeometrie en netlisttopologie integreert via een door topologie geleid cross-attention mechanisme, waarmee nauwkeurige en rangorde-stabiele prestatievoorspelling wordt bereikt.
2. Geometrie-Behoudende Encoding: Een representatiestrategie voor gerouteerde lay-outs met behulp van DeiT die R/C-kritische metaal- en via-informatie behoudt over meerdere routeerlagen, wat fijnmazig ruimtelijk redeneren mogelijk maakt.
3. Topologie-Bewuste Netlistmodellering: Een heterogene grafiekrepresentatie met Graph Transformers die expliciet zowel apparaat-net connectiviteit als net-net correlaties vangt, waardoor een elektrisch betekenisvolle structurele representatie wordt geboden.
4. 7nm Dataset: De generatie van een grootschalige dataset gebaseerd op de ASAP7 PDK met meer dan 19.500 cellen over 149 typen, gegenereerd via automatische tools, gericht op zes sleutelvertraging- en vermogensmetrieken.

Experimentele Resultaten

Experimenten werden uitgevoerd op de 7nm ASAP7-benchmark, waarbij FusionCell werd vergeleken met vision-only, late-fusion, symmetrische-fusion en state-of-the-art (ProtoCellLayout) baselines.

• Regressienauwkeurigheid: FusionCell behaalde een gemiddelde Mean Absolute Percentage Error (MAPE) van 0,92% en een $R^2$ van 0,977. Dit presteerde aanzienlijk beter dan de beste baseline (Symmetrische Fusie, 2,19% MAPE) en de state-of-the-art ProtoCellLayout (4,16% MAPE).
• Rangorde-consistentie: Voor rangschikking van celvarianten (kritiek voor synthese) behaalde FusionCell een Spearman's $\rho$ van 0,86 en Kendall's $\tau$ van 0,76, wat een superieur vermogen aantoont om fijnmazige structurele verschillen te onderscheiden in vergelijking met baselines die vaak faalden in het correct rangschikken van varianten.
• Efficiëntie: FusionCell voltooide inferentie voor de volledige dataset van 19,5k cellen in ongeveer 67 seconden op een enkele GPU. Dit vertegenwoordigt een $10^4\times$ snelheidswinst in vergelijking met traditionele simulatie, die meer dan 5 dagen vereiste om dezelfde gouden labels te genereren.
• Ablatiestudies: Het verwijderen van de topologie-geleide fusie (vervangen door symmetrische fusie) of het verwijderen van correlatieranden uit de grafiek resulteerde in aanzienlijke prestatiedegradatie, wat de noodzaak valideert van het gerichte query-mechanisme en de opname van net-net correlaties.

Betekenis en Impact

Het artikel stelt dat FusionCell een generaliseerbaar paradigma voor multimodale Electronic Design Automation (EDA) vestigt door de modelarchitectuur af te stemmen op de fysieke hiërarchie van ontwerpdata. Door de netlist te behandelen als een actief query-mechanisme voor lay-outgeometrie, nabootst het model het fysieke R/C-extractieproces, zodat voorspellingen zijn geworteld in elektrische connectiviteit in plaats van visuele textuur.

De primaire betekenis ligt in het mogelijk maken van snelle verkenning van de ontwerpruimte. Door dagen aan zware berekening te vervangen door inferentie op milliseconden-niveau, stelt FusionCell ontwerpers in staat om kandidaten te screenen en Pareto-optimale cellen te identificeren voordat dure sign-off-simulaties worden uitgevoerd. Deze versnelling is cruciaal voor DTCO-pipelines en draagt bij aan het verminderen van het energieverbruik en de koolstofvoetafdruk van het chipontwerpproces. Het werk positioneert zichzelf als een stap in de richting van het democratiseren van geavanceerde EDA-tools door hoogwaardige prestatievoorspelling toegankelijk en snel te maken.