Strictly Local Tile-Code Architectures on Two-Dimensional Planar Lattices

Sintesi Tecnica: Architetture a Codice-Tile Strettamente Locali su Reticoli Planari Bidimensionali

Definizione del Problema
I codici quantistici a bassa densità di parità (qLDPC), in particolare i codici Bivariate Bicycle (BB), offrono un'elevata efficienza di codifica e soglie elevate, ma si basano su condizioni al contorno periodiche e connettività tra qubit non locale. Tali requisiti sono incompatibili con l'attuale hardware superconduttore, che è intrinsecamente bidimensionale e limitato a interazioni tra vicini prossimi. Sebbene lavori precedenti abbiano proposto schemi di routing o nuove famiglie di codici per colmare questo divario, molti di essi presuppongono ancora architetture multi-strato, connettività a lungo raggio o non riescono a mantenere una stretta località su bordi aperti. Questo articolo affronta la sfida di implementare quattro specifiche famiglie di "codici tile" — codici qLDPC planari con bordi aperti e stabilizzatori di peso 6 — utilizzando esclusivamente interazioni tra vicini prossimi su un reticolo quadrato 2D. Il problema centrale è determinare se questi codici possano mantenere soglie competitive a livello di circuito ed efficienza delle risorse quando vincolati a una stretta località, specificamente attraverso l'uso di un routing basato su SWAP.

Metodologia
Gli autori hanno sviluppato un algoritmo di ricerca esaustiva per trovare schemi di routing ottimali basati su SWAP per l'estrazione dei sindromi. La metodologia prevede:

1. Definizione del Codice: Utilizzo di quattro famiglie di codici tile definite da coppie di polinomi $(f, g)$ su un anello di polinomi di Laurent. Questi codici presentano stabilizzatori di bulk di peso 6 e stabilizzatori di bordo con peso ridotto a causa dei bordi aperti.
2. Ricerca del Routing: È stata condotta una ricerca esaustiva in tre fasi per trovare parole di routing ($W$) valide composte da direzioni SWAP (L, R, U, D).
   • Fase 1 (Copertura): Assicurare che i qubit ancilla visitino tutti i qubit di supporto di ogni stabilizzatore.
   • Fase 2 (Ordinamento CNOT): Verificare che per gli stabilizzatori X e Z sovrapposti, il numero di qubit condivisi in cui il CNOT X viene attivato prima del CNOT Z sia pari (soddisfacendo la condizione (b') per i codici CSS).
   • Fase 3 (Packing dei Sub-tick): Unire le operazioni CNOT che agiscono su qubit disgiunti per minimizzare la profondità del circuito.
     La ricerca ha permesso l'uso di offset iniziali indipendenti per le ancilla X e Z per ottimizzare lo schema temporale.
3. Simulazione e Decodifica: I circuiti di estrazione del sindrome sono stati simulati utilizzando il simulatore Stim sotto due modelli di rumore: il modello standard di depolarizzazione a livello di circuito e il modello SI1000 (adatto ai processori transmon superconduttori, che tratta il CNOT come gate nativo e lo SWAP come gate nativo con un tasso di errore di 1,5$\times$). I tassi di errore logico sono stati stimati utilizzando un decodificatore Belief Propagation con Ordered Statistics Decoding (BP+OSD).
4. Analisi della Soglia e delle Risorse: Le soglie sono state stimate tramite scaling di dimensione finita. L'efficienza delle risorse è stata valutata calcolando il numero di qubit fisici per qubit logico richiesto per raggiungere un target di tasso di errore logico ($\epsilon_L = 10^{-9}$), confrontando i codici tile con routing rispetto al codice superficie ruotato.

Contributi Chiave

• Schemi di Routing Esaustivi: L'articolo presenta schemi di routing espliciti e ottimali per quattro famiglie di codici tile su un reticolo planare strettamente 2D. Questi schemi garantiscono modelli di errore del detector deterministici senza richiedere il tracciamento del frame, poiché le operazioni SWAP si cancellano su due round.
• Stima della Soglia sotto Vincoli di Località: Gli autori forniscono le prime stime della soglia a livello di circuito per questi codici tile quando limitati a una connettività tra vicini prossimi.
• Analisi dell'Impronta delle Risorse: Lo studio quantifica il compromesso tra la riduzione della soglia causata dal routing e la migliore efficienza di codifica dei codici tile, dimostrando un punto di incrocio in cui i codici tile diventano più efficienti dal punto di vista delle risorse rispetto al codice superficie ruotato.

Risultati

• Soglie: Sotto il modello di rumore SI1000, le soglie per le quattro famiglie di codici tile senza vincoli di località variano tra lo 0,23% e lo 0,31%. Quando vincolati a interazioni tra vicini prossimi con routing SWAP, le soglie scendono tra lo 0,11% e lo 0,13%. Questo rappresenta un fattore di riduzione di circa 2 o 3. La riduzione è ancora più pronunciata (fattore $\approx$3) sotto il modello di depolarizzazione standard, attribuito a errori di idle più elevati in tale modello.
• Profondità del Circuito: Gli schemi di routing ottimali richiedono da 15 a 18 step temporali per round (inclusi gli step SWAP e CNOT), il che è ottimale all'interno della classe di parole di routing invarianti per traslazione.
• Efficienza delle Risorse: Nonostante le soglie inferiori, gli autori riscontrano che i codici tile con routing richiedono meno qubit fisici per qubit logico rispetto al codice superficie ruotato a tassi di errore fisico sufficientemente bassi.
  • Sotto il modello SI1000, si verifica un incrocio a un tasso di errore fisico di $p^* \approx 0,08\%$. Al di sotto di questo tasso, i codici tile con routing diventano più efficienti in termini di qubit, con un vantaggio che cresce monotonicamente al diminuire del tasso di errore. Ad esempio, a $p = 2 \times 10^{-4}$, il codice tile con routing richiede solo il 48% dei qubit fisici necessari per il codice superficie per raggiungere $\epsilon_L = 10^{-9}$.
  • Sotto il modello di depolarizzazione standard, il codice tile con routing è più efficiente del codice superficie anche a $p = 10^{-3}$.

Significatività e Rivendicazioni
L'articolo sostiene che i codici qLDPC planari, specificamente i codici tile, rimangono un candidato pratico per il calcolo quantistico fault-tolerant anche quando vengono imposti stretti vincoli di località. Sebbene la necessità di un routing SWAP imponga una penalità significativa sulla soglia (riducendola di un fattore 2–3), l'elevata efficienza di codifica di questi codici compensa tale penalità a bassi tassi di errore fisico. Gli autori argomentano che, con un corretto schema di routing, i codici tile possono superare il codice superficie in termini di overhead dei qubit fisici, offrendo una via percorribile verso memorie quantistiche efficienti dal punto di vista dell'hardware su standard architetture superconduttrici 2D. Il lavoro fornisce inoltre un algoritmo generalizzabile per trovare schemi di routing per altri codici invarianti per traslazione su reticoli planari.