An Equivalence-Checked RV32IM Pipeline with Integrated gshare Branch Prediction and On-FPGA Visualization

Sintesi Tecnica: Una Pipeline RV32IM con Verifica di Equivalenza, Predizione dei Branch gshare Integrata e Visualizzazione su FPGA

Problematica
L'articolo identifica due lacune pratiche persistenti nell'ecosistema dei core soft RISC-V open-source, che ne ostacolano l'utilità sia per l'istruzione che per la ricerca. In primo luogo, il comportamento interno della pipeline dei core esistenti è tipicamente osservabile solo attraverso l'strumentazione esterna di un PC host (come dump di forme d'onda o ILA in-system), il che lega l'osservazione a specifiche workstation e protocolli di strumenti. In secondo luogo, le funzionalità critiche per le prestazioni, come la predizione dinamica dei branch, sono raramente integrate in core open-source compatti e, quando presenti, sono raramente caratterizzate quantitativamente su base per benchmark con una verifica rigorosa.

Metodologia
Gli autori presentano una pipeline RV32IM a cinque stadi sintetizzabile, progettata per affrontare queste lacune attraverso un'architettura unificata. La metodologia comprende tre componenti tecniche primarie:

1. Microarchitettura: Il core implementa il set di istruzioni base intere RV32I più l'istruzione MUL dell'estensione M. Utilizza una classica pipeline in-order a cinque stadi (IF, ID, EX, MEM, WB) con unità di forwarding e di rilevamento degli hazard separate. Una caratteristica chiave è l'integrazione di un predittore di branch gshare cablato (tabella della storia dei pattern a 64 voci, registro di storia globale a 6 bit) con un parametro di modalità configurabile. Ciò consente allo stesso RTL di operare in una modalità statica "not taken" o in una modalità gshare dinamica completa, consentendo confronti prestazionali controllati.
2. Osservabilità Non Intrusiva: Un'unità di introspezione dedicata, in sola lettura, intercetta i segnali dal datapath funzionale (inclusi i registri di pipeline, il file dei registri architettonici e i contatori del predittore). Questi segnali pilotano un renderer VGA residente nell'hardware che visualizza in tempo reale lo stato della pipeline, il contenuto dei registri e le statistiche di predizione su un monitor direttamente collegato. Fondamentalmente, questa unità non possiede segnali di uscita che rientrano nel datapath, garantendo che il meccanismo di osservazione non alteri il comportamento di esecuzione del core.
3. Framework di Verifica: La correttezza funzionale è stabilita tramite il controllo di equivalenza bit-a-bit. Gli autori hanno sviluppato un simulatore golden ISA indipendente in Python (che implementa lo stesso subset RV32I+MUL) per fungere da riferimento. L'RTL sintetizzabile viene simulato contro questo modello golden attraverso una suite di sei programmi benchmark. L'accettazione è definita dall'accordo bit-identico sul file dei registri architettonici e sulla memoria dati.

Contributi Chiave
L'articolo contribuisce con un design coerente che colma le lacune identificate:

• Visualizzazione Senza Host: Un'architettura innovativa che renderizza l'intero stato della pipeline e le metriche del predittore su un display commerciale senza richiedere un PC host, JTAG o ILA.
• Analisi Controllata della Predizione dei Branch: L'integrazione di un predittore gshare con un commutatore di modalità statica/dinamica, che consente la misurazione diretta dei miglioramenti dell'IPC e delle penalità di mispredizione rispetto a una baseline statica "not taken".
• Verifica Rigorosa: Una metodologia che valida l'RTL rispetto a un simulatore golden indipendentemente scritto, garantendo che la complessa logica di pipeline e predizione aderisca strettamente alla specifica ISA.

Risultati Sperimentali
Il design è stato implementato su un FPGA Xilinx Artix-7 (xc7a100t-1).

• Prestazioni: Il core bare sintetizza a una frequenza post-route di 65,3 MHz.
• Utilizzo delle Risorse: L'implementazione occupa 17.315 LUT (27,3% del dispositivo) e 39.119 flip-flop (30,9%). Il costo delle risorse è dominato dai multiplexer richiesti per lo snapshot del file dei registri del renderer VGA, piuttosto che dal datapath stesso.
• Impatto della Predizione dei Branch: Attraverso sei benchmark con comportamenti di branch misti, l'attivazione del predittore gshare ha prodotto un miglioramento medio delle Istruzioni Per Ciclo (IPC) di 2,33× rispetto a una baseline statica "not taken" (variando da 1,36× a 2,82×). L'accuratezza della predizione è variata tra il 95,5% e il 99,4%.
• Correttezza: Tutti i sei benchmark hanno superato il controllo di equivalenza, confermando gli stati dei registri e della memoria bit-identici tra l'RTL simulata su FPGA e il modello golden in Python.

Significatività e Dichiarazioni
Gli autori posizionano questo lavoro non come un traguardo di frequenza di clock o di efficienza di area, ma come un punto di design completo, verificato per equivalenza e verificato su silicio che combina unicamente tre caratteristiche raramente trovate insieme nei core soft open-source: (a) predizione dinamica dei branch cablata con caratterizzazione per benchmark, (b) controllo di equivalenza bit-a-bit rispetto a un riferimento indipendente, e (c) osservazione senza PC host dello stato della pipeline su un monitor direttamente collegato.

L'articolo afferma che questo design è particolarmente prezioso per l'istruzione dell'architettura del computer, dove gli studenti possono osservare gli hazard di pipeline e gli effetti della predizione dei branch sull'effettivo silicio che esegue il codice, e per la ricerca microarchitetturale leggera basata su FPGA, dove affermazioni credibili sugli overhead microarchitetturali richiedono sia l'equivalenza a livello RTL che misurazioni post-place-and-route. Gli autori notano che il design è conservativo nel supporto ISA (solo RV32I + MUL, nessun'eccezione/interrupt) e nella dimensione della memoria, dando priorità alla dimostrazione della metodologia di osservabilità e verifica rispetto alla capacità di carichi di lavoro general-purpose.