An Equivalence-Checked RV32IM Pipeline with Integrated gshare Branch Prediction and On-FPGA Visualization

Resumen Técnico: Un Pipeline RV32IM con Verificación de Equivalencia, Predicción de Ramas gshare Integrada y Visualización en FPGA

Planteamiento del Problema
El artículo identifica dos brechas prácticas persistentes en el ecosio de los núcleos blandos (soft cores) RISC-V de código abierto, las cuales dificultan su utilidad tanto para la educación como para la investigación. Primero, el comportamiento interno del pipeline de los núcleos existentes es típicamente observable solo a través de instrumentación externa en una PC host (como volcados de formas de onda o ILA en el sistema), lo que vincula la observación a estaciones de trabajo y protocolos de herramientas específicos. Segundo, las características críticas de rendimiento, como la predicción dinámica de ramas, rara vez se integran en núcleos de código abierto compactos y, cuando están presentes, rara vez se caracterizan cuantitativamente por cada benchmark con una verificación rigurosa.

Metodología
Los autores presentan un pipeline RV32IM de cinco etapas sintetizable, diseñado para abordar estas brechas mediante una arquitectura unificada. La metodología abarca tres componentes técnicos primarios:

1. Microarquitectura: El núcleo implementa el conjunto de instrucciones enteras base RV32I más la instrucción MUL de la extensión M. Utiliza un pipeline clásico de cinco etapas in-order (IF, ID, EX, MEM, WB) con unidades de reenvío (forwarding) y detección de riesgos (hazard detection) independientes. Una característica clave es la integración de un predictor de ramas gshare cableado (tabla de historial de patrones de 64 entradas, registro de historial global de 6 bits) con un parámetro de modo configurable. Esto permite que el mismo RTL opere ya sea en un modo estático de "no tomado" (not taken) o en un modo gshare dinámico completo, permitiendo comparaciones de rendimiento controladas.
2. Observabilidad No Intrusiva: Una unidad de introspección dedicada y de solo lectura toma señales de los datapath funcionales (incluyendo registros de pipeline, el archivo de registros arquitectónicos y contadores del predictor). Estas señales accionan un renderizador VGA residente en hardware que muestra el estado del pipeline en vivo, el contenido de los registros y las estadísticas de predicción en un monitor conectado directamente. Crucialmente, esta unidad no tiene señales de salida que reingresen al datapath, asegurando que el mecanismo de observación no altere el comportamiento de ejecución del núcleo.
3. Marco de Verificación: La corrección funcional se establece mediante una verificación de equivalencia bit a bit. Los autores desarrollaron un simulador de ISA de oro independiente en Python (que implementa el mismo subconjunto RV32I+MUL) para servir como referencia. El RTL sintetizable se simula contra este modelo de oro utilizando una suite de seis programas benchmark. La aceptación se define por la concordancia bit a bit en el archivo de registros arquitectónicos y la memoria de datos.

Contribuciones Clave
El artículo contribuye con un diseño coherente único que cierra las brechas identificadas:

• Visualización Sin PC Host: Una arquitectura novedosa que renderiza el estado completo del pipeline y las métricas del predictor en una pantalla comercial sin requerir una PC host, JTAG o ILA.
• Análisis Controlado de Predicción de Ramas: La integración de un predictor gshare con un interruptor de modo estático/dinámico, permitiendo la medición directa de las mejoras de IPC y las penalizaciones por error de predicción dentro del mismo diseño de hardware.
• Verificación Rigurosa: Una metodología que valida el RTL contra un simulador de oro independiente, asegurando que la lógica compleja del pipeline y de la predicción se adhiera estrictamente a la especificación de la ISA.

Resultados Experimentales
El diseño se implementó en una FPGA Xilinx Artix-7 (xc7a100t-1).

• Rendimiento: El núcleo base se sintetiza a una frecuencia post-route de 65.3 MHz.
• Utilización de Recursos: La implementación ocupa 17,315 LUTs (27.3% del dispositivo) y 39,119 flip-flops (30.9%). El costo de recursos está dominado por los multiplexores requeridos para el snapshot del archivo de registros del renderizador VGA, más que por el datapath en sí.
• Impacto de la Predicción de Ramas: A través de seis benchmarks con comportamientos de rama mixtos, habilitar el predictor gshare produjo una mejora media de 2.33× en Instrucciones Por Ciclo (IPC) en comparación con una línea base estática de "no tomado" (con un rango de 1.36× a 2.82×). La precisión de la predicción osciló entre 95.5% y 99.4%.
• Corrección: Los seis benchmarks pasaron la verificación de equivalencia, confirmando estados de registro y memoria bit idénticos entre el RTL simulado en FPGA y el modelo de oro en Python.

Significancia y Reivindicaciones
Los autores posicionan este trabajo no como un logro de récord en frecuencia de reloj o eficiencia de área, sino como un punto de diseño completo, verificado por equivalencia y verificado en silicio que combina de forma única tres características raramente encontradas juntas en núcleos blandos de código abierto: (a) predicción de ramas dinámica integrada con caracterización por benchmark, (b) verificación de equivalencia bit a bit contra una referencia independiente, y (c) observación del estado del pipeline sin PC host en un monitor conectado directamente.

El artículo afirma que este diseño es particularmente valioso para la educación en arquitectura de computadores, donde los estudiantes pueden observar los riesgos del pipeline y los efectos de la predicción de ramas en el silicio real ejecutando el código, y para la investigación arquitectónica ligera basada en FPGA, donde las afirmaciones creíbles sobre la sobrecarga microarquitectónica requieren tanto equivalencia a nivel de RTL como mediciones post-place-and-route. Los autores señalan que el diseño es conservador en su soporte de ISA (solo RV32I + MUL, sin excepciones/interrupciones) y tamaño de memoria, priorizando la demostración de la metodología de observabilidad y verificación sobre la capacidad de carga de trabajo de propósito general.