An Equivalence-Checked RV32IM Pipeline with Integrated gshare Branch Prediction and On-FPGA Visualization

Resumo Técnico: Um Pipeline RV32IM com Verificação de Equivalência, Integrado com Predição de Desvio gshare e Visualização em FPGA

Declaração do Problema
O artigo identifica duas lacunas práticas persistentes no ecossistema de núcleos soft RISC-V de código aberto, que dificultam sua utilidade tanto para educação quanto para pesquisa. Primeiro, o comportamento interno do pipeline dos núcleos existentes é tipicamente observável apenas através de instrumentação externa em um PC host (como despejos de formas de onda ou ILAs de sistema), o que acopla a observação a estações de trabalho e protocolos específicos. Segundo, recursos críticos de desempenho, como a predição dinâmica de desvio, raramente são integrados em núcleos de código aberto compactos e, quando presentes, raramente são caracterizados quantitativamente por benchmark com verificação rigorosa.

Metodologia
Os autores apresentam um pipeline RV32IM de cinco estágios sintetizável, projetado para abordar essas lacunas por meio de uma arquitetura unificada. A metodologia abrange três componentes técnicos primários:

1. Microarquitetura: O núcleo implementa o conjunto de instruções inteiras base RV32I mais a instrução MUL da extensão M. Ele utiliza um pipeline clássico de cinco estágios in-order (IF, ID, EX, MEM, WB) com unidades separadas de encaminhamento (forwarding) e detecção de perigo (hazard). Um recurso fundamental é a integração de um preditor de desvio gshare integrado (tabela de histórico de padrões de 64 entradas, registrador de histórico global de 6 bits) com um parâmetro de modo configurável. Isso permite que o mesmo RTL opere tanto em um modo estático "não tomado" (not taken) quanto em um modo gshare dinâmico completo, permitindo comparações de desempenho controladas.
2. Observabilidade Não Intrusiva: Uma unidade de introspecção dedicada, de apenas leitura, monitora sinais do datapath funcional (incluindo registradores de pipeline, o arquivo de registradores arquiteturais e contadores do preditor). Esses sinais alimentam um renderizador VGA residente em hardware que exibe o estado do pipeline em tempo real, conteúdos de registradores e estatísticas de predição em um monitor conectado diretamente. Crucialmente, esta unidade não possui sinais de saída que reentram no datapath, garantindo que o mecanismo de observação não altere o comportamento de execução do núcleo.
3. Estrutura de Verificação: A correção funcional é estabelecida via verificação de equivalência bit a bit. Os autores desenvolveram um simulador de ISA golden independente em Python (implementando o mesmo subconjunto RV32I+MUL) para servir como referência. O RTL sintetizável é simulado contra este modelo golden através de um conjunto de seis programas de benchmark. A aceitação é definida pelo acordo bit a bit no arquivo de registradores arquiteturais e na memória de dados.

Principais Contribuições
O artigo contribui com um design coerente único que fecha as lacunas identificadas:

• Visualização Sem Host: Uma arquitetura inovadora que renderiza o estado completo do pipeline e métricas do preditor em um monitor comum sem a necessidade de um PC host, JTAG ou ILA.
• Análise Controlada de Predição de Desvio: A integração de um preditor gshare com um interruptor de modo estático/dinâmico, permitindo a medição direta de melhorias de IPC e penalidades de erro de predição dentro do mesmo design de hardware.
• Verificação Rigorosa: Uma metodologia que valida o RTL contra um simulador golden escrito de forma independente, garantindo que a lógica complexa do pipeline e da predição adira estritamente à especificação da ISA.

Resultos Experimentais
O design foi implementado em um FPGA Xilinx Artix-7 (xc7a100t-1).

• Desempenho: O núcleo base sintetiza para uma frequência pós-roteamento de 65,3 MHz.
• Utilização de Recursos: A implementação ocupa 17.315 LUTs (27,3% do dispositivo) e 39.119 flip-flops (30,9%). O custo de recursos é dominado pelos multiplexadores necessários para o snapshot do arquivo de registradores do renderizador VGA, em vez do próprio datapath.
• Impacto da Predição de Desvio: Através de seis benchmarks com comportamentos de desvio mistos, a ativação do preditor gshare proporcionou uma melhoria média de 2,33× nas Instruções Por Ciclo (IPC) em comparação com uma linha de base estática "não tomada" (variando de 1,36× a 2,82×). A precisão da predição variou de 95,5% a 99,4%.
• Correção: Todos os seis benchmarks passaram na verificação de equivalência, confirmando o estado bit a bit dos registradores e da memória entre o RTL simulado no FPGA e o modelo golden em Python.

Significância e Alegações
Os autores posicionam este trabalho não como um feito de recorde em frequência de clock ou eficiência de área, mas como um ponto de design completo, verificado por equivalência e validado em silício que combina unicamente três recursos raramente encontrados juntos em núcleos soft de código aberto: (a) predição de desvio dinâmica integrada com caracterização por benchmark, (b) verificação de equivalência bit a bit contra uma referência independente e (c) observação do estado do pipeline sem PC host em um monitor conectado diretamente.

O artigo afirma que este design é particularmente valioso para a educação em arquitetura de computadores, onde estudantes podem observar perigos de pipeline e efeitos de predição de desvio no silício real executando o código, e para a pesquisa arquitetônica leve baseada em FPGA, onde alegações credíveis sobre overhead microarquitetônico requerem tanto equivalência em nível de RTL quanto medições pós-posicionamento e roteamento (post-place-and-route). Os autores observam que o design é conservador em seu suporte de ISA (apenas RV32I + MUL, sem exceções/interrupções) e tamanho de memória, priorizando a demonstração da metodologia de observabilidade e verificação sobre a capacidade de carga de trabalho de uso geral.