An Equivalence-Checked RV32IM Pipeline with Integrated gshare Branch Prediction and On-FPGA Visualization

Technische Samenvatting: Een met equivalentie gecontroleerde RV32IM-pipeline met geïntegreerde gshare-branchvoorspelling en On-FPGA Visualisatie

Probleemstelling
Het artikel identificeert twee hardnekkige praktische tekortkomingen in het ecosysteem van open-source RISC-V soft-cores, die hun nut voor zowel onderwijs als onderzoek belemmeren. Ten eerste is het interne pipeline-gedrag van bestaande cores doorgaans alleen waarneembaar via externe host-PC instrumentatie (zoals waveform dumps of in-system ILA's), wat de observatie koppelt aan specifieke werkstations en tool-protocollen. Ten tweede worden prestatie-kritische functies zoals dynamische branchvoorspelling zelden geïntegreerd in compacte open-source cores, en wanneer ze aanwezig zijn, worden ze zelden kwantitatief gekarakteriseerd op basis van per benchmark met rigoureuze verificatie.

Methodologie
De auteurs presenteren een synthetiseerbare vijffasen RV32IM-pipeline die is ontworpen om deze tekortkomingen aan te pakken via een uniforme architectuur. De methodologie omvat drie primaire technische componenten:

1. Microarchitectuur: De core implementeert de RV32I base integer instructieset plus de MUL-instructie uit de M-extensie. Het maakt gebruik van een klassieke vijffasen in-order pipeline (IF, ID, EX, MEM, WB) met aparte forwarding en hazard detectie units. Een kernkenmerk is de integratie van een ingebouwde gshare branch predictor (64-entry pattern history table, 6-bit global history register) met een configureerbare modusparameter. Dit stelt dezelfde RTL in staat om ofwel in een statische "not taken" modus of in een volledige dynamische gshare-modus te werken, wat gecontroleerde prestatievergelijkingen mogelijk maakt.
2. Niet-intrusieve Observabiliteit: Een toegewijde, read-only introspectie-unit tapt signalen af van de functionele datapad (inclusief pipeline registers, het architecturale registerbestand en predictor counters). Deze signalen drijven een hardware-resident VGA-renderer aan die live pipeline-status, registerinhoud en voorspellingsstatistieken weergeeft op een direct aangesloten monitor. Cruciaal is dat deze unit geen output-signalen heeft die terugkeren in de datapad, waardoor het observatiemechanisme het executiegedrag van de core niet verandert.
3. Verificatiekader: Functionele correctheid wordt vastgesteld via bit-exacte equivalentiecontrole. De auteurs hebben een onafhankelijke Python golden ISA simulator ontwikkeld (die dezelfde RV32I+MUL subset implementeert) om als referentie te dienen. De synthetiseerbare RTL wordt gesimuleerd tegen dit gouden model over een suite van zes programma-benchmarks. Acceptatie wordt gedefinieerd door bit-identieke overeenstemming op het architecturale registerbestand en het datageheugen.

Belangrijkste Bijdragen
Het artikel draagt een enkel coherent ontwerp bij dat de geïdentificeerde tekortkomingen wegneemt:

• Host-vrije Visualisatie: Een nieuwe architectuur die de volledige pipeline-status en predictor-metrieken rendert op een standaard display zonder dat een host-PC, JTAG of ILA vereist is.
• Gecontroleerde Branch Voorspellingsanalyse: De integratie van een gshare-predictor met een statische/dynamische modus-schakelaar, waardoor directe meting van IPC-verbeteringen en misvoorspellingsstrafpunten mogelijk is binnen hetzelfde hardwareontwerp.
• Rigoureuze Verificatie: Een methodologie die de RTL valideert tegen een onafhankelijk geschreven gouden simulator, wat garandeert dat de complexe pipeline en de voorspellingslogica strikt voldoen aan de ISA-specificatie.

Experimentele Resultaten
Het ontwerp is geïmplementeerd op een Xilinx Artix-7 (xc7a100t-1) FPGA.

• Prestaties: De kale core synthetiseert naar een post-route frequentie van 65,3 MHz.
• Resource Gebruik: De implementatie neemt 17.315 LUT's in beslag (27,3% van het device) en 39.119 flip-flops (30,9%). De resourcekosten worden gedomineerd door de multiplexers die nodig zijn voor de registerbestand-snapshot van de VGA-renderer, in plaats van de datapad zelf.
• Impact van Branch Voorspelling: Over zes benchmarks met gemengd branch-gedrag leverde het inschakelen van de gshare-predictor een gemiddelde 2,33× verbetering in Instructions Per Cycle (IPC) op ten opzien van een statische "not taken" baseline (variërend van 1,36× tot 2,82×). De voorspellingsnauwkeurigheid varieerde van 95,5% tot 99,4%.
• Correctheid: Alle zes benchmarks slaagden voor de equivalentiecheck, wat bevestigt dat de register- en geheugenstatussen tussen de FPGA-gesimuleerde RTL en het Python gouden model bit-identiek zijn.

Betekenis en Claims
De auteurs positioneren dit werk niet als een recordbrekende prestatie in kloksnelheid of efficiëntie van oppervlakte, maar als een volledig, met equivalentie gecontroleerd en in silicium geverifieerd ontwerppunt dat uniek drie kenmerken combineert die zelden samen worden gevonden in open-source soft-cores: (a) ingebouwde dynamische branchvoorspelling met per-benchmark karakterisering, (b) bit-exacte equivalentiecontrole tegen een onafhankelijke referentie, en (c) host-PC-vrije observatie van de pipeline-status op een direct aangesloten monitor.

Het artikel claimt dat dit ontwerp bijzonder waardevol is voor computerarchitectuur-onderwijs, waarbij studenten pipeline-hazards en de effecten van branchvoorspelling kunnen observeren op de werkelijke silicium die de code uitvoert, en voor lichtgewicht FPGA-gebaseerd architectuuronderzoek, waarbij geloofwaardige claims over microarchitecturale overhead zowel RTL-niveau equivalentie als post-place-and-route metingen vereisen. De auteurs merken op dat het ontwerp conservatief is in zijn ISA-ondersteuning (alleen RV32I + MUL, geen exceptions/interrupts) en geheugengrootte, waarbij de nadere demonstratie van de observabiliteits- en verificatiemethodologie prioriteit krijgt boven algemene workload-capaciteit.