A framework of partial error correction for intermediate-scale quantum computers

技術要約：中規模量子コンピュータのための部分誤り訂正フレームワーク

問題提起
量子ハードウェアがNISQ（Noisy Intermediate-Scale Quantum）時代から完全なフォールトトレラント（耐故障）システムへと移行するにあたり、重要な課題が生じている。それは、限られたリソースを計算タスクと誤り訂正の間でいかに最適に配分するかである。現在のNISQアルゴリズムは物理量子ビットとノイズ緩和技術に依存しているが、フォールトトレラントなアプローチは完全な誤り訂正のために膨大なリソースを必要とする。近年のハードウェアの進展により、少数の高品質な誤り訂正済み（「クリーンな」）量子ビットの作成が可能となった。しかし、そのような量子ビットの数は、大規模な計算をすべて誤り訂正されたレジスタ上で実行するには不十分である。本論文はこの領域間のギャップに対処するため、「部分誤り訂正」フレームワークを調査する。これは、一部の量子ビットを誤り訂正し、それらをより大きなノイズを含む非訂正量子ビットの集合と結合させる手法である。中心となる問いは、このハイブリッド・アーキテクチャが、完全にノイズの多いシステムに対して計算上の優位性を提供できるか否かである。

手法
著者らは、相互作用するクリーンな量子ビットとノイジーな量子ビットのための具体的な理論的および数値的フレームワークを開発した。

1. 論理ゲートの構築: 著者らは、ノイジーなレジスタとクリーンなレジスタ間のユニバーサルな2量子ビットゲートを実装する方法を提案している。横断的な論理Pauli演算子（transversal logical Pauli operators）を許容するスタビライザー符号（例：表面符号やカラー符号）について、著者らはノイジーな量子ビットと符号化されたクリーンな量子ビットの間の論理CNOTゲート（$\hat{\text{CNOT}}$）を定義する。このゲートは、正確に $w$ 個の物理的な2量子ビットゲートを用いて構成される（ここで $w$ は論理Pauli演算子の重みである）。この構成はユニバーサルなClifford演算を可能にするが、ノイジーなレジスタ上のエラーが複数のクリーンなレジスタへ伝播する可能性があるため、フォールトトレラントではないことが著者らによって指摘されている。
2. ノイズモデリング: 著者らは、ハイブリッドシステムに対するヒューリスティックなノイズモデルを導入している。彼らは、物理的な実装方法と関連するエラー率に基づき、論理ゲートを以下の3つのタイプに分類している。
   • Type-d: 2つのノイジーな量子ビット間のゲート（エラー率 $\epsilon_d$）。
   • Type-c: 2つのクリーンな量子ビット間のゲート（誤り訂正により $\epsilon_c < \epsilon_d$）。
   • Type-b: クリーンなレジスタとノイジーなレジスタの境界におけるゲート（エラー率 $\epsilon_b, \epsilon_b'$）。このモデルでは、$\epsilon_b$ はノイジーな量子ビットに対して複数の物理ゲートを作用させる必要があるため $\epsilon_d$ よりも大幅に高く、また $\epsilon_b'$ はノイジーな側からのエラー伝播により $\epsilon_c$ よりも高くなると仮定している。
3. 解析的分析: ローカルなデポラリジング・ノイズを持つランダムなブリックレイヤー回路モデルを用いて、回路出力と最大混合状態との間のトレース距離の下限を導出している。この分析では、出力状態の集中度（計算の有用性のプロキシ）が、回路の深さとクリーンな量子ビットの数に対してどのようにスケールするかを調査している。
4. 数値シミュレーション: 著者らは、スタビライザー・シミュレータとSteane符号（$[[7,1,3]]$）を用いて広範な数値シミュレーションを行っている。彼らは、ハイブリッドゲートの論理エラー率を推定するためにランダム・ベンチマーキングを用い、様々な深さとサイズのランダムなミラー・クリフォード回路をシミュレートしている。シミュレーションには、トラップイオン・ハードウェア（例：Quantinuum H2）に校正された、単一量子ビットおよび2量子ビットのデポラリジング・ノイズ、状態準備および測定（SPAM）エラー、およびアイドリング・ノイズを含む現実的なノイズモデルが含まれている。

主要な貢献と結果

• 閾値挙動: 主要な発見は、クリーンな量子ビットの閾値数（$n_{\text{threshold}}$）が存在することである。本論文は、部分的な誤り訂正が、クリーンな量子ビットの数がこの閾値を超える場合にのみ、完全にノイジーなシステムに対して性能上の優位性をもたらすことを示している。閾値を下回る場合、クリーン・ノイジー間の結合（$\hat{\text{CNOT}}$）に伴う高いエラー率が、完全にノイジーなセットアップよりもシステムの性能を低下させる。
• 解析的スケーリング: 定理2は、トレース距離の最大混合状態への減衰が、クリーンな量子ビットの割合によって緩和される一方で、クリーン・ノイジー間の境界の数によってペナルティを受けるという解析的な下限を提供している。この優位性は、エラー率（$\epsilon_c, \epsilon_d, \epsilon_b$）と境界の数に依存する特定の不等式を満たす場合にのみ実現される。決定的なことに、アイドリング・ノイズがない場合、この閾値は全量子ビット数 $n$ には依存せず、結合構造に依存する。
• 数値的検証: シミュレーションは解析的な予測を裏付けている。$n=20$ 量子ビットのシステムにおいて、著者らは、少数のクリーンな量子ビット（例：$n_c=2, 4$）を使用すると、完全にノイジーなシステム（$n_c=0$）よりも忠実度が低くなることを観察している。しかし、$n_c$ が増加するにつれ（例：$n_c=7$）、忠実度は完全にノイジーなケースを上回る。
• アイドリング・ノイズの影響: 本研究は、アイドリング・ノイズが閾値に大きく影響することを明らかにしている。アイドリング・ノイズとゲート・ノイズの比率（$\epsilon_I/\epsilon_{\text{CNOT}}$）が増加するにつれ、必要なクリーンな量子ビット数（$n_{\text{threshold}}$）は全システムサイズ $n$ に対してほぼ線形に増加する。これは、クリーンなレジスタ上での誤り訂正ラウンドに必要な回路の深さが増大し、その結果としてノイジーなレジスタのアイドリング時間が長くなるためである。
• 誤り検出 vs 誤り訂正: 本フレームワークは、より高いエラー率（$\epsilon_{\text{CNOT}} \approx 10^{-3}$）を伴う量子誤り検出（QED）レジーム下でもテストされている。このレジームにおいても、部分的な誤り訂正（または検出）は完全にノイジーなシステムよりも優れた性能を示すが、ポストセレクションの確率（ショットのオーバーヘッド）は低くなる。

意義と主張
本論文は、論理空間の一部に対して誤り訂正を行うことで、計算上の優位性を得られるという具体的なフレームワークと証拠を初めて提供したと主張している。その意義は、NISQとフォールトトレラントの間の移行期における実用的な経路を提示している点にある。

• リソースの最適化: 全システムを完全に誤り訂正するためのリソースが揃うのを待つのではなく、システムサイズと結合戦略を最適化してクリーン量子ビットの閾値を通過することで、より早く量子優位性を達成できることを示唆している。
• ノイズ集中の緩和: 部分的な誤り訂正は、クリーンな量子ビットが境界結合によるペナルティを克服するのに十分である限り、回路出力が「役に立たない」一様分布へと集中する速度を遅らせることができることを示している。
• 実用的な適用可能性: 結果は、トラップイオン・デバイスの特定のノイズモデルやSteane符号のオーバーヘッドを含む、現実的なハードウェアの制約に基づいている。著者らは、このアプローチが、完全な誤り訂正のオーバーヘッドが過大な低深度アルゴリズム（例：変分アルゴリズム、トロッター化されたダイナミクス）において特に重要であると強調している。

著者らは、現在のフレームワークが特定のコードの特性（横断的ゲート）に依存していることを認め、クリーン・ノイジー間のゲートにおけるエラー伝播の厳密な分析は依然として未解決の問題であることを述べ、範囲については慎重な姿勢を保っている。また、本フレームワークは非Cliffordゲートをフォールトトレラントに実装する問題をまだ解決していないことも指摘しており、非Clifford演算は依然としてノイジーなレジスタ上で行われるか、あるいはリソース集約的な蒸留（distillation）を介する必要があることを示唆している。