🤖 machine learning

Beyond Tokens: Enhancing RTL Quality Estimation via Structural Graph Learning

이 논문은 제어 데이터 흐름 그래프와 매핑 후 넷리스트로부터의 지식 증류를 활용하여 면적 및 지연과 같은 RTL 설계 품질 지표를 추정하는 데 있어 기존의 LLM 기반 방법들을 크게 능가하는 새로운 구조 인식 그래프 자기 지도 학습 프레임워크인 StructRTL을 소개한다.

원저자: Yi Liu, Hongji Zhang, Yiwen Wang, Dimitris Tsaras, Lei Chen, Mingxuan Yuan, Qiang Xu

게시일 2026-06-01

📖 4 분 읽기☕ 가벼운 읽기

CC BY 4.0

원저자: Yi Liu, Hongji Zhang, Yiwen Wang, Dimitris Tsaras, Lei Chen, Mingxuan Yuan, Qiang Xu

원본 논문은 CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) 라이선스로 제공됩니다. ✨ 이것은 아래 논문에 대한 AI 생성 설명입니다. 저자가 작성하거나 승인한 것이 아닙니다. 기술적 정확성을 위해서는 원본 논문을 참조하세요. 전체 면책 조항 읽기

당신이 거대하고 복잡한 초고층 빌딩을 설계하는 건축가라고 상상해 보십시오. 콘크리트를 붓거나 벽돌을 쌓기도 전에, 당신은 다음과 같은 의문을 품게 될 것입니다: 이 건물이 너무 무겁지는 않을까? 엘리베이터가 너무 느리지는 않을까?

컴퓨터 칩 설계의 세계에서도 엔지니어들은 정확히 이와 같은 문제에 직면합니다. 그들은 칩이 어떻게 작동해야 하는지를 설명하기 위해 코드(RTL이라고 불림)를 작성합니다. 칩이 충분히 빠를지, 혹은 크기가 적절할지를 알아내기 위해, 그들은 보통 "로직 합성(logic synthesis)"이라는 거대하고 느린 컴퓨터 시뮬레이션을 실행해야 합니다. 이는 마치 건물의 크기를 측정하기 위해 실제 크기의 모델을 통째로 짓는 것과 같습니다. 이 과정은 매우 오래 걸리며 전체 설계 과정을 지연시킵니다.

제공된 논문은 StructRTL이라는 새로운 도구를 소개합니다. StructRHL을 "초고속 수정구슬"이라고 생각하십시오. 이 도구는 설계를 직접 구축하지 않고도, 설계도(코드)를 보고 건물의 무게와 속도를 즉각적으로 추측할 수 있습니다.

이것이 작동하는 방식은 다음과 같이 간단한 개념들로 나누어 설명할 수 있습니다.

1. 문제점: "잘못된" 책을 읽는 것

이 "수정구슬"을 만들기 위한 이전의 시도들은 두 가지 주요 방식을 사용했으며, 둘 다 결함이 있었습니다:

"토큰(Token)" 방식 (LLM): 이것은 똑똑한 로봇에게 설계도를 한 줄 한 줄, 단어 하나하나 읽으라고 요청하는 것과 같습니다. 로봇은 문법과 어휘를 이해하는 데는 뛰어나지만, 방들이 서로 어떻게 연결되는지에 대한 전체적인 그림은 놓치기 쉽습니다. 로봇은 "문"과 "복도"라는 단어는 보지만, 그 사이의 복잡한 구조적 흐름은 완전히 파악하지 못합니다.
"수작업(Hand-Crafted)" 방식: 이것은 사람에게 창문과 문의 개수를 세게 한 뒤 그 숫자들을 간단한 계산기에 입력하라고 요청하는 것과 같습니다. 이 방식은 너무 경직되어 있어 미묘하고 복잡한 관계들을 놓치게 됩니다.

2. 해결책: "구조적 지도" (CDFG)

저자들은 칩의 성능을 예측하려면 단순히 텍스트가 아니라, 칩의 골격을 봐야 한다는 점을 깨달았습니다. 그들은 **제어 데이터 흐름 그래프(Control Data Flow Graph, CDFG)**라는 특별한 지도를 사용합니다.

비유: 설계도를 가져와서 지하철 노선도로 바꾼다고 상상해 보십시오.
- 노드 (역): 연산(예: 숫자 더하기)이나 저장 장치(예: 메모리 레지스터)를 의미합니다.
- 엣지 (철로): 데이터가 한 역에서 다른 역으로 어떻게 흐르는지를 보여줍니다.
- 차이점: 텍스트 문서와 달리, 이 지도는 각 부품이 어떻게 연결되어 있는지를 명시적으로 보여줍니다. 이는 코드 속에 숨겨진 "교통 체증"(지연 시간)과 "건설 비용"(면적)을 드러냅니다.

3. StructRTL이 학습하는 법: "빈칸 채우기" 게임

지도를 단순히 암기하는 대신, StructRTL은 **자기 지도 학습(Self-Supervised Learning)**이라는 게임을 통해 스스로를 가르칩니다. 이는 선생님이 지하철 노도의 일부를 가리고 학생에게 빠진 부분을 맞혀보라고 하는 것과 같습니다.

과제 1: 역의 유형 맞히기 (Masked Node Modeling): 컴퓨터가 지도상의 한 역을 가리고 질문합니다. "이곳은 '기차역'(덧셈기)인가요, 아니면 '버스 정류장'(메모리 레지스터)인가요?" 올바르게 맞히기 위해서 AI는 주변 철로의 맥락을 이해해야 합니다. 이를 통해 AI는 각 부분이 무엇을 하는지를 배웁니다.
과제 2: 철로 맞히기 (Edge Prediction): 컴퓨터가 역들을 연결하는 선들을 숨기고 질문합니다. "역 A에서 역 B로 가는 철로가 있나요?" 이는 AI가 설계의 구조와 흐름을 이해하도록 강제합니다.

이 게임을 수천 개의 설계 데이터를 바탕으로 수백만 번 반복함으로써, AI는 칩의 구조를 "느낄" 수 있게 됩니다. 특정 연결 패턴이 칩을 느리게 만드는지, 혹은 작게 만드는지를 배우게 되는 것입니다.

4. 비결: "스승-제자" 코칭

훌륭한 지도라 할지라도, 지도는 추상적인 스케치일 뿐 완성된 건물이 아니기에 최종 무게와 속도를 예측하는 것은 어렵습니다. 이를 더욱 개선하기 위해, StructRTL은 지식 증류(Knowledge Distillation) 전략을 사용합니다.

비유: 이미 초고층 빌딩을 완공하여 그 정확한 무게와 속도를 알고 있는 **마스터 빌더(Master Builder, 스승)**가 있다고 상상해 보십시오.
과정: 마스터 빌더는 완성된 건물을 보고 그 세부 사항을 **학생(Student, StructRTL)**에게 설명합니다. 학생은 마스터의 이해도를 모방하려고 노력합니다.
결과: 학생은 완성된 건물의 "저수준 비밀"을 배우고, 이를 설계도에 적용합니다. 이를 통해 학생은 건물을 실제로 짓지 않고도 지도만 보고도 매우 정확한 예측을 할 수 있게 됩니다.

5. 결과: 빠르고 정확함

이 논문은 이 새로운 방식이 엄청난 개선을 이루었다고 주장합니다:

속도: 기존 방식이 약 14초 걸리는 데 반해, 이 방식은 1초 미만(약 0.1초) 만에 칩의 품질을 예측합니다. 이는 145배의 속도 향상입니다.
정확도: 거대 AI 언어 모델을 사용하는 기존 방식들을 포함하여, 칩의 크기(면적)와 속도(지연 시간)를 예측하는 데 훨씬 더 뛰어난 성능을 보입니다.
적은 데이터: 데이터가 부족한 새로운 칩 기술 환경에서도 잘 작동하며, 이는 데이터가 희소한 상황에서 매우 유용합니다.

요약

StructRTL은 컴퓨터 칩 설계의 우수성을 예측하는 새로운 방법입니다. 코드를 이야기처럼 읽거나 스프레드시트처럼 부품을 세는 대신, 코드를 구조적 지도로 변환하고 AI가 그 지도의 연결 관계를 이해하도록 학습시킵니다. AI가 지도의 빈칸을 채우도록 가르치고, 이미 칩을 만들어 본 "마스터 빌더"로부터 배우게 함으로써, 이 도구는 엔지니어들에게 설계가 빠르고 효율적일지를 즉각적으로 알려주어 수 시간의 대기 시간을 절약해 줍니다.

기술 요약: 토큰을 넘어: 구조적 그래프 학습을 통한 RTL 품질 추정 향상

문제 정의

전자 설계 자동화(EDA) 워크플로우에서, 면적(area) 및 지연 시간(delay)과 같은 지표를 추정하는 것은 전체 로직 합성의 계산 비용 없이 즉각적인 피드백을 제공하기 위해 매우 중요합니다. 최근의 접근 방식들은 LLM을 활용하여 RTL 코드 토큰으로부터 임베딩을 도출해 왔으나, 저자들은 이러한 방법들이 필수적인 구조적 의미론(structural semantics)을 간과한다고 주장합니다. 토큰 기반 뷰는 구조적 정보를 암시적으로 인코딩하는 반면, 제어 데이터 흐름 그래프(CDFG)는 설계의 구조적 특성을 명시적으로 드러내어 더 풍부한 표현 학습의 단서를 제공합니다. 또한, 기존의 그래프 기반 방법들은 하위 단계의 성능에 영향을 미치는 복잡한 패턴을 포착하지 못하는 얕고 수동으로 제작된 특징(hand-crafted features)에 의존하는 경우가 많습니다.

방법론

본 논문은 RTL 설계 품질 추정을 개선하기 위해 설계된 구조 인식 그래프 자기 지도 학습 프레임워크인 StructRTL을 소개합니다. 이 방법론은 네 가지 주요 구성 요소로 이루어져 있습니다.

1. CDFG 구축

StructRTL은 원시 RTL 코드 토큰을 처리하는 대신 제어 데이터 흐름 그래프(CDFG) 상에서 작동합니다. 구축 파이프라인은 다음과 같습니다:

Yosys를 사용하여 RTL 소스 코드를 RTL 중간 언어(RTLIL)로 컴파일합니다.
Stagira Verilog 파서를 사용하여 RTLIL로부터 추상 구문 트리(AST)를 생성합니다.
AST를 순회하여 노드는 연산 또는 저장 요소를 나타내고, 유향 에지는 데이터 또는 제어 의존성을 나타내는 CDFG를 추출합니다.

2. 모델 아키텍처

StructRTL은 그래프 신경망(GNN)과 트랜스포머 인코더를 결합한 하이브리드 아키텍처를 채택합니다:

초기화: 노드 타입의 원-핫 인코딩과 노드 너비(width)를 결합하여 노드 임베딩을 초기화합니다.
GNN 처리: 그래프 등형 네트워크(GIN)가 메시지 패싱을 수행하여 문맥 인식 임베딩(context-aware embeddings)을 생성합니다.
위치 인코딩: 그래프를 평탄화(flattening)할 때 손실되는 구조적 정보를 보존하기 위해, 유향 그래프의 대칭 정규화 라플라시안 행렬(symmetric normalized Laplacian matrix)의 고유벡터를 사용하여 전역 위치 임베딩을 계산합니다.
트랜스포머 인코더: 문맥 인식 임베딩은 위치 임베딩과 결합되어 트랜스포머 인코더에 의해 처리되며, 최종적으로 구조 정보가 반영된 임베딩을 생성합니다.

3. 자기 지도 사전 학습 (Self-Supervised Pretraining)

풍부한 표현을 학습하기 위해, 모델은 CDFG에 대해 두 가지 맞춤형 사전 학습 작업을 수행합니다:

구조 인식 마스크 노드 모델링 (Structure-Aware Masked Node Modeling): 일반적인 원시 특징 마스킹과 달리, 이 작업은 사후 GNN 문맥 인식 임베딩을 마스킹합니다. 모델은 마스킹된 노드에 대해 원래의 노드 타입을 예측합니다(32개 클래스 분류 문제). 극심한 클래스 불균형(예: 희귀 연산자 vs 흔한 와이어)을 해결하기 위해, 저자들은 계층적 마스킹(클래스당 최소 샘로 확보)과 클래스 균형 포컬 손실(class-balanced focal loss)을 사용합니다.
에지 예측 (Edge Prediction): 트랜스포머를 위해 그래프를 평탄화하면 연결성이 모호해지므로, 이 작업은 에지 복구를 이진 분류 문제로 취급합니다. 모델은 최종 임베딩을 기반으로 두 노드 사이에 에지가 존재하는지 여부를 MLP를 사용하여 예측합니다.

4. 지식 증류 (Knowledge Distillation)

RTL 수준의 CDFG와 실제 포스트 매핑(PM) 네트리스트(면적 및 지연 시간이 측정되는 단계) 사이의 간극을 메우기 위해, 저자들은 지식 증류 전략을 통합합니다:

먼저 합성된 네트리스트(GIN 사용)를 사용하여 PM 기반 예측기를 학습시킨 후 이를 고정(freeze)합니다.
이 예측기는 코사인 유사도와 평균 제곱 오차(MSE)를 결합한 손실 함수를 통해 최종 레이어 활성화 값을 정렬함으로써 **CDFG 기반 예측기(StructRTL)**를 가이드합니다. 이는 게이트 수준의 통찰력을 RTL 수준의 모델로 전달합니다.

주요 기여

StructRTL 프레임워크: 토큰 시퀀스 대신 CDFG를 명시적으로 활용하여 구조적 의미론을 포착하는 새로운 자기 지도 학습 프레임워크를 제안했습니다.
맞춤형 사전 학습 작업: 계산 그래프에 특화된 구조 인식 마스크 노드 모델링 및 에지 예측을 도입하여, CDFG 노드의 마스킹 시 발생하는 모호성 문제를 해결했습니다.
교차 단계 감독 (Cross-Stage Supervision): RTL 수준 추정기의 예측 정확도를 높이기 위해 포스트 매핑 네트리스트로부터의 지식 증류를 통합했습니다.
오픈 소스: 연구 촉진을 위해 코드를 공개했습니다.

실험 결과

저자들은 13,200개의 설계 데이터셋을 사용하여 StructRTL을 그래프 기반 베이스라인(Graph-XGBoost, Graph-GNN) 및 LLM 기반 베이스라인(CodeV 변형 모델들)과 비교 평가했습니다.

성능: 지식 증류를 적용하지 않았을 때, StructRTL은 면적 예측에서 0.7463, 지연 시간 예측에서 0.7630의 $R^2$ 점수를 달성하여 기존의 SOTA LLM 기반 방법들(각각 약 0.63 및 0.52 기록)을 크게 앞질렀습니다.
지식 증류 적용 시: 지식 증류 전략을 포함했을 때, StructRTL은 면적 $R^2$ 0.8676, 지연 시간 $R^2$ 0.8872로 더욱 향상되어 모든 베이스라인을 능가했습니다.
절제 연구 (Ablation Studies): 두 가지 사전 학습 작업(마스크 노드 모델링 또는 에지 예측) 중 하나라도 제거하면 성능 저하가 발생하여, 두 작업 모두의 필요성을 확인했습니다.
데이터 효율성: StructRTL은 데이터의 20%만 사용하여 학습했을 때도 경쟁력 있는 성능을 유지하며, 전체 데이터를 사용한 LLM 베이스라인보다 우수한 성능을 보였습니다.
산업적 평가: 102개의 산업용 RTL 모듈에 대해, StructRTL은 면적 순위 결정에서 82.35%, 지연 시간 순위 결정에서 **88.23%**의 정확도를 달성했습니다.
추론 속도: StructRTL은 설계당 평균 0.096초를 소요하여, 로직 합성(13.97초) 대비 145배 빠른 즉각적인 피드백을 제공합니다.

의의 및 주장

본 논문은 구조적 표현 학습과 교차 단계 감독의 결합이 RTL 품질 추정에서 새로운 SOTA 결과를 확립한다고 주장합니다. 저자들은 CDFG의 구조적 의미론을 명시적으로 인코딩하는 것이 토큰 기반 LLM이 놓치는 복잡한 설계 패턴을 포착할 수 있게 하며, 이를 통해 구조적 귀납 편향(inductive bias)을 효과적으로 채운다고 강조합니다. 이 접근 방식은 전체 합성을 수행하는 계산적 부담 없이 정확하고 조기 단계의 품질 피드백을 가능하게 함으로써 설계 주기를 가속화하는 실질적인 솔루션을 제공하며, 반복적인 설계 워크플로우에 적합할 만큼 계산 효율적입니다. 이 연구는 LLM이 코드 생성에는 뛰어나지만, 정밀한 하드웨어 품질 추정에 필요한 명시적인 구조적 귀납 편향은 부족할 수 있다는 점을 시사하며, 구조적 그래프 학습이 이 간극을 효과적으로 메울 수 있음을 보여줍니다.