Design of An Energy Efficient Toggled MRAM Bit-Cell

기술 요약: 에너지 효율적인 토글 방식 MRAM 비트 셀 설계

문제 제기
본 논문은 현재의 스핀 전달 토크 자기 저항 메모리(STT-MRAM) 기술이 가진 한계점, 즉 높은 쓰기 전류 요구량(~100 µA)과 낮은 센싱 마진으로 인한 확장성 및 상용화 저해 문제를 다룬다. STT-MRAM은 비휘발성과 높은 내구성을 제공하지만, 높은 쓰기 전류에 대한 요구는 트랜지스터 스케일링을 제한한다. 또한, 기존의 자기 터널 접합(MTJ)은 종종 면내 자기 이방성(IMA)에 의존하는데, 이는 차세대 나노 전자 소자에 필요한 안정성과 효율성이 부족하다. 저자들은 높은 전류 밀도에만 의존하지 않고 전환 오류율을 최소화하며, 전력 소비를 줄이고, 스위칭 속도를 개선할 수 있는 메모리 아키텍처의 필요성을 식별하였다.

방법론
저자들은 전압 제어 자기 이방성(VCMA) 효과를 활용하는 토글 스핀 토크 자기 저항 메모리(TST-MRAM) 비트 셀 설계를 제안한다. 본 연구는 NIST-Simulmag 툴킷을 이용한 마이크로자기 시뮬레이션을 채택하여, 제안된 셀의 자화 프리세션(precession) 및 스위칭 동작을 모델링하였다.

주요 방법론적 요소는 다음과 같다:

• 재료 계면: 설계에는 특정 재료 계면, 특히 중금속(HM) / 코발트-철-붕소(CoFeB) / 비자성(NM) / 산화마그네슘(MgO) 구조(예: Ta/CoFeB/MgO 및 W/CoFeB/MgO)가 사용된다. 이러한 계면은 강한 계면 수직 자기 이방성(iPMA)을 유도하도록 설계되었다.
• 물리적 모델링: 시뮬레이션은 유효 자기장, 스핀 전달 토크 및 댐핑의 영향 하에서 자화의 역학을 지배하는 란다우-리프시츠-길버트-슬론제우스키(LLGS) 방정식을 기반으로 한다.
• 시뮬레이션 파라미터: 본 연구는 자화 인자, 저항률, 이방성 상수 및 기하학적 치수(예: CoFeB의 자유층 두께 1.49 nm 및 MgO의 1.4 nm)를 포함한 다양한 파라미터를 모델링한다. 시뮬레이션은 스위칭 성능을 평가하기 위해 동적 시간 간격에 따른 x, y, z 방향의 자화 진화를 추적한다.

주요 기여
본 논문은 스핀트로닉스 메모리 설계 분야에 세 가지 주요 기여를 제시한다:

1. VCMA 기반 TST-MRAM 설계: 저자들은 빠른 스위칭과 극도로 낮은 스위칭 전력을 용이하게 하기 위해 VC-MA 효과를 사용하는 토글형 MRAM 비트 셀 설계를 제안한다. 이 설계는 낮은 댐핑 비율, 높은 이방성 계수 및 z-방향의 큰 자기 극성 배향을 달축한다.
2. 방위각 배향 고려: 고전적인 자기 메모리 설계와 달리, 본 연구는 비트 셀의 안정성을 높이기 위해 초점 평면에서의 방위각 배향을 명시적으로 고려한다.
3. 마이크로자기 통찰: 본 연구는 새로운 토글형 MRAM 비트 셀 설계에 필요한 자화 인자, 극성 배향, 방위각 배향과 같은 핵심 파라미터에 대한 심도 있는 분석을 제공하며, 상세한 이론적 및 그래픽적 마이크로자기 효과 분석을 제공한다.

결과
마이크로자기 시뮬레이션 결과, 제안된 VCMA 보조 TST-MRAM 비트 셀에 대해 다음과 같은 정량적 결과가 도출되었다:

• 스위칭 성능: 이 설계는 기존 기술에 비해 읽기 및 쓰기 액세스 시간에서 상당한 개선을 보여준다. 논문은 기존 STT-MRAM 대비 읽기/쓰기 시간이 각각 216%, 568% 향상되었으며, 스핀 궤도 토크(SOT)-MRAM 대비 각각 113%, 366% 향상되었다고 보고한다.
• 자화 및 이방성: 최적화된 설계는 강자성층에서 950 kA/m의 최대 주 자화를 달성했다. 이방성 계수는 표준 STT-MRAM 셀보다 21배, SOT-MRAM 셀보다 20배 더 큰 것으로 나타났다.
• 댐핑 및 편극: 댐핑 비율은 유의미하게 증가하였으며(면내 및 계면 수직 MTJ 구성 대비 각각 403% 및 416% 증가로 보고됨), 편극 인자는 STT-MRAM 및 SOT-MRAM 대비 각각 22% 및 26% 감소하였다.
• 특정 파라미터: 최종 설계 파라미터에는 70 nm의 채널 길이, 70.9°의 자기 극성 배향, 1884.9 kA/m의 자기 이방성 필드 및 0.0035의 댐핑 상수가 포함되었다. 토글 기반 메모리 셀 발전을 위한 총 동적 시간은 약 2.02–2.04 µs로 기록되었다.

의의 및 주장
본 논문은 제안된 TST-MRAM 비트 셀 설계가 비휘발성 메모리를 위한 초저전력 및 서브 나노초 스위칭 영역을 향한 실행 가능한 경로를 제공한다고 주장한다. HM/CoFeB/MgO 계면과 VCMA 효과를 통합함으로써, 이 설계는 높은 열적 안정성(128 GB 칩을 대상으로 하는 안정성 계수 75 목표)을 유지하면서 스위칭 오류율과 전력 요구량을 성공적으로 최소화한다.

저자들은 이 비트 셀이 항공우주, 메모리 저장, 양자 컴퓨팅 및 우주 응용 분야에 적합하다고 단언한다. 그들은 이 설계가 스위칭 속도, 에너지 효율성 및 안정성 측면에서 최첨단 대안들을 능가하며, 미래의 스핀 기반 컴퓨팅 유닛을 위한 강력한 후보로서 자리매김하고 있다고 결론짓는다. 본 연구는 도메인 벽 로직(domain wall logic)을 탐구함으로써 스핀 기반 메모리의 추가적인 발전을 이룰 수 있음을 시사하나, 이는 현재의 결과가 아닌 향후 연구 방향으로 언급되었다.