Hardware-Aware Design of a GNN-Based Hit Filtering Algorithm for the Belle II Level-1 Trigger

1. بيان المشكلة

يعمل تجربة Belle II في مُصادم SuperKEKB عند سطوع عالٍ، مما يولد خلفية كبيرة ناتجة عن حزمة الإشعاع. ولإدارة تدفق البيانات، تعتمد التجربة على نظام مُشغّل المستوى الأول (L1 trigger) للأجهزة مع قيود صارمة:

• الكمون (Latency): يجب أن يعمل ضمن ميزانية قدرها 5 ميكروثانية.
• عرض النطاق الترددي (Bandwidth): يجب تقليل حجم البيانات بشكل كبير قبل وصولها إلى نظام الحصول على البيانات (DAQ).
• الأجهزة: يجب على المُشغّل الفرعي لغرفة الانجراف المركزية (CDC) معالجة ما يصل إلى 978 سلك استشعار لكل قطاع خلال ميزانية كمون تبلغ أقل من ميكروثانية واحدة باستخدام أجهزة FPGA (تحديداً AMD Ultrascale XCVU190).

التحدي الجوهري هو تنفيذ شبكة عصبية رسومية (GNN) متطورة لتصفية الضربات (التمييز بين ضربات الإشارة والخلفية) على أجهزة FPGA محدودة الموارد هذه دون التضحية بالأداء الفيزيائي (الكفاءة ورفض الخلفية) أو تجاوز حدود الكمون. الشبكات العصبية الرسومية التقليدية ذات الدقة الكاملة مكلفة حوسبياً للغاية لهذا الوسط.

2. المنهجية

يقترح المؤلفون سير عمل تصميم مشترك بين البرمجيات والأجهزة يقوم بتكييف نموذج GNN ذو دقة كاملة بشكل تكراري للنشر على FPGA. تتضمن العملية أربع مراحل:

أ. بنية النموذج المرجعي

• البنية: شبكة تفاعلية (Interaction Network) خفيفة الوزن (نوع من أنواع GNN) تتكون من ثلاث كتل من الإدراك متعدد الطبقات (MLP):
  1. كتلة الحافة ($R_1$): تُحدث ميزات الحافة بناءً على مدخلات العقد.
  2. كتلة العقدة ($O$): تجمع ميزات الحواف (عبر التشتت الأقصى - max-scatter) وتُحدث ميزات العقد.
  3. كتلة الحافة النهائية ($R_2$): تصنف الحواف وتجمع النتائج (عبر التشتت المتوسط - mean-scatter) لإنتاج درجات على مستوى العقدة.
• الرسم البياني المدخل (Input Graph): يتم إنشاؤه من ضربات CDC حيث تمثل الأسلاك الحسية العقد. وتتصل الحواف بين الأسلاك بناءً على الجيران القائمين على الأنماط. تشمل الميزات مواقع الأسلاك ($x, y$)، ومجموعات ADC، والاختلافات المكانية/الزمانية ($\Delta r, \Delta \phi, \Delta TDC$).
• المواصفات المرجعية: 3 طبقات مخفية لكل كتلة MLP بأبعاد $[8,8,3]$، و$[8,8,3]$، و$[8,8,1]$، بإجمالي 495 معلمة قابلة للتدريب.

ب. مسار الضغط

لتناسب النموذج موارد FPGA، طبق المؤلفون سلسلة من التحسينات:

1. تقليل حجم النموذج والرسم البياني:
   • تقليل الطبقات المخفية لكل MLP من 2 إلى 1.
   • تقليل عرض الطبقة المخفية من 8 إلى 6 عصبونات.
   • النتيجة: انخفاض المعلمات من 495 إلى 211.
   • تحويل حواف الرسم البياني من ثنائية الاتجاه إلى أحادية الاتجاه، مما قلل عدد الحواف والحمل الحوسبي إلى النصف.
2. الكمية الرباعية (التدريب الواعي بالكمية - Quantization-Aware Training):
   • استخدموا Brevitas لاستبدال طبقات الفاصلة العائمة بطبقات مكافئة مكممة قابلة للتفاضل.
   • مخطط الدقة: أوزان ومدخلات بدقة 4-بت، وتنشيطات بدقة 6-بت، وانحيازات (biases) بدقة 16-بت، ومخرجات بدقة 8-بت.
   • إزالة تنشيط الـ sigmoid النهائي بعد التدريب (استبداله بالعتبة) لتوفير الموارد.
3. التقليم غير المهيكل (Unstructured Pruning):
   • تطبيق تقليم تكراري قائم على المقدار، مع زيادة التخلخل (sparsity) خطياً عبر دورات التدريب.
   • التخلخل النهائي: 65%.

ج. مقياس التعقيد المدرك للأجهزة

بدلاً من الاعتماد فقط على العمليات الحسابية العائمة (FLOPs)، استخدم المؤلفون العمليات بت (Bit Operations - BOPs) كوكيل للتعقيد في الأجهزة.

• الصيغة: $BOPs_{layer} = N_w \cdot b_w \cdot b_{in} + N_b \cdot b_b + N_w \cdot b_{acc}$
• يأخذ هذا المقياس في الاعتبار عرض البتات المحدد للأوزان والمدخلات والمراكم (accumulators)، مما يوفر تقديراً أكثر دقة لاستخدام موارد FPGA (مثل LUTs, FFs, DSPs).

3. المساهمات الرئيسية

• سير عمل مدرك للأجهزة: إجراء منهجي لضغط شبكات GNN خصيصاً لمشغلات L1، مع موازنة بنية النموذج، والكمية، والتقليم مقابل قيود FPGA.
• مقياس BOPs: تقديم وتطبيق العمليات بت (Bit Operations) كمقياس تصميم أساسي للتنبؤ بجدوى FPGA قبل عملية التصنيع الكاملة.
• التحقق النهائي (End-to-End): يربط البحث بين تدريب النموذج خارج الخط (offline) والتنفيذ على الأجهزة (online) على FPGA، مع التحقق من التصميم باستخدام بيانات تصادم Belle II الحقيقية وتصنيع FPGA خارج السياق.

4. النتائج

مقاييس الأداء (الفيزياء)

تم التقييم بناءً على بيانات تصادم Belle II لعام 2024 (حوالي 2.5 مليون ضربة CDC):

• النموذج المرجعي ذو الدقة الكاملة: AUC = 0.974، رفض الخلفية = 94.2% (عند كفاءة ضربة 95%).
• النموذج المضغوط النهائي (المقلم والمكمم): AUC = 0.968، رفض الخلفية = 90.9%.
• الاستنتاج: التدهور التراكمي في الأداء طفيف (انخفاض AUC بمقدار 0.006 فقط)، مما يحافظ على أداء فيزيائي قريب من المرجعي.

مقاييس الأجهزة (التعقيد)

• تقليل BOPs: تم تقليل التكلفة الحوسبية من 116.6 MBOPs (الدقة الكاملة) إلى 1.8 MBOPs (التكوين النهائي).
• عامل التحسين: تقليل بمقدار أكثر من رتبتين مقداريتين (~65 ضعفاً).
• الامتثال للمستهدف: يقع الـ 1.8 MBOPs النهائي ضمن النطاق المستهدف من 1.0 إلى 2.5 MBOPs لكل قطاع.

تنفيذ FPGA (خارج السياق - Out-of-Context)

تم التحقق من الصحة على جهاز AMD Ultrascale XCVU190:

• الكمون (Latency): 632.4 نانو ثانية (عند 128 ميجاهرتز)، مما يلبي شرط أقل من ميكروثانية.
• استهلاك الموارد:
  • جداول البحث (LUTs): 35.65%
  • مسجلات الـ Flip-Flops (FFs): 29.75%
  • وحدات الـ DSPs: 0% (أمر حاسم لكفاءة التكلفة والطاقة).
• حجم الرسم البياني المختبر: 495 عقدة، 2163 حافة (تمثل قطاعاً واحداً).

5. الأهمية

يُظهر هذا العمل أنه يمكن نشر الشبكات العصبية الرسومية (GNNs) بنجاح في أكثر البيئات تقييداً في تجارب الفيزياء عالية الطاقة (L1 triggers) من خلال تصميم صارم مدرك للأجهزة.

• الجدوى: يثبت إمكانية نقل مهام التعرف على الأنماط المعقدة إلى أجهزة FPGA دون الحاجة إلى موارد DSP ضخمة، بالاعتماد بدلاً من ذلك على استخدام المنطق الفعال (LUTs/FFs).
• القابلية للتوسع: تسمح منهجية العمل لنظام مشغل Belle II بالتعامل مع معدلات الخلفية المتزايدة عند السطوع العالي مع الحفاظ على كفاءة الإشارة العالية.
• العمومية: يوفر سير العمل (التدريب الواعي بالكمية + التقليم + مقياس BOPs) نموذجاً لنشر نماذج الذكاء الاصطناعي الأخرى في الأنظمة التي تتطلب كموناً منخفضاً وموارد محدودة في الأجهزة بما يتجاوز فيزياء الجسيمات.