PACOX: A FPGA-based Pauli Composer Accelerator for Pauli String Computation

Resumen Técnico: PACOX – Un Acelerador de Composición de Pauli basado en FPGA

Declaración del Problema
Las cadenas de Pauli sirven como una primitiva computacional fundamental en algoritmos híbridos cuántico-clásicos, incluyendo la simulación de Hamiltonianos, algoritmos cuánticos variacionales y corrección de errores cuánticos. Sin embargo, la computación clásica de estas cadenas enfrenta desafíos significativos de escalabilidad. A medida que el número de qubits ($n$) aumenta, el costo computacional crece exponencialmente, convirtiéndose rápidamente en un cuello de botella de rendimiento. Las soluciones existentes basadas en software (por ejemplo, Qiskit, PennyLane) y los métodos optimizados para CPU (por ejemplo, enfoques basados en árboles, segmentación recursiva de matrices) luchan con valores grandes de $n$ debido al crecimiento exponencial de la memoria y al limitado rendimiento aritmético. Los enfoques basados en GPU ofrecen mejoras, pero aún enfrentan limitaciones de escalabilidad. Además, las implementaciones de FPGA existentes en sistemas cuánticos se centran principalmente en el control o la emulación a nivel de circuito, careciendo de hardware dedicado para la tarea específica de la computación de cadenas de Pauli, la cual involucra transformaciones de índices complejas y acumulación de fase.

Metodología
Para abordar estas limitaciones, los autores proponen PACOX (PAuli COmposer X Accelerator), el primer acelerador basado en FPGA dedicado a la computación de cadenas de Pauli. La metodología se basa en tres innovaciones principales:

1. Reformulación Algorítmica: Los autores adaptan el algoritmo de Compositor de Pauli (PC) [11] reformulando la evaluación del operador. En lugar de realizar multiplicaciones de matrices costosas, PACOX utiliza una codificación binaria compacta que transforma la computación en una permutación de índices basada en XOR y acumulación de fase. Este enfoque reemplaza la multiplicación con lógica XOR, reduciendo significativamente los ciclos de computación y la complejidad del hardware.
2. Arquitectura Paralela y en Pipeline: El diseño de hardware emplea un clúster de 32 Elementos de Procesamiento (PEs) organizados en una FPGA Xilinx ZCU102. El algoritmo está paralelizado de tal manera que los $2^n$ vectores de datos son particionados y transmitidos a los PEs. Cada PE actualiza de forma independiente las entradas asignadas utilizando una Unidad Lógica Aritmética (ALU) dentro de un solo ciclo de reloj. La arquitectura soporta una estrategia de ejecución en pipeline donde los datos se procesan en segmentos, reduciendo el tiempo de ejecución por un factor proporcional al número de PEs en comparación con las implementaciones secuenciales.
3. Organización de Memoria Optimizada: Para gestionar el crecimiento exponencial de los datos, PACOX implementa una jerarquía de memoria especializada que consiste en Buffers de Contexto y una Memoria de Matriz n-Pauli. El diseño almacena solo los elementos no nulos y utiliza codificaciones de 2 bits para los valores (que representan $1, -1, 1j, -1j$) en lugar de valores de 32 bits, reduciendo drásticamente la huella de memoria. El sistema utiliza una interfaz PIO de 64 bits para la configuración y un controlador DMA con un AXI Mapper para manejar la transferencia de datos entre el Sistema de Procesamiento (PS) y la Lógica Programable (PL).

Contribuciones Clave

• Primer Acelerador de Hardware Dedicado: PACOX se presenta como el primer acelerador de FPGA diseñado específicamente para la computación de cadenas de Pauli, llenando un vacío dejado por las soluciones de FPGA existentes enfocadas en control o emulación.
• Computación Basada en XOR: El artículo introduce una formulación novedosa que reemplaza la multiplicación aritmética con operaciones XOR mediante codificación binaria, permitiendo una implementación de lógica de alta velocidad y bajo consumo.
• Clúster de PE Escalable: El diseño demuestra una arquitectura paralela escalable capaz de manejar hasta 19 qubits de manera eficiente en una FPGA de gama media, aprovechando el paralelismo a nivel de datos para superar los cuellos de botella secuenciales.
• Eficiencia de Memoria: Al almacenar solo las entradas no nulas y utilizar una codificación compacta, el diseño reduce significativamente los requisitos de memoria en comparación con los métodos de CPU y GPU de última generación.

Resultados Experimentales
El diseño de PACOX fue sintetizado e implementado en una FPGA Xilinx ZCU102 utilizando Vivado 2021.2.

• Utilización de Recursos: El diseño opera a 250 MHz, utilizando 8,052 LUTs, 10,934 FFs y 324 BRAMs.
• Eficiencia de Potencia: El consumo de potencia dinámica para el acelerador es de 0.33 W, con una potencia total del sistema de 2.58 W durante la ejecución.
• Rendimiento vs. CPU: Para cadenas de Pauli hasta 19 qubits, PACOX supera consistentemente a los métodos basados en CPU de última generación (incluyendo PC, Algo993 y algoritmos de Árbol) ejecutados en un Intel i9-10940X.
  • Aceleración (Speedup): PACOX logra aceleraciones que van desde 4.15x a 9x en comparación con el algoritmo PC, y hasta 2 millones de veces más rápido en comparación con el método de Árbol para $n$ grandes.
  • Producto Potencia-Retardo (PDP): PACOX demuestra una eficiencia energética superior, con mejoras de PDP que oscilan entre 3.14x y 60.1x sobre el método PC, y hasta $6.06 \times 10^7$ veces mejor que el método de Árbol.
• Comparación de Software: En pruebas contra las librerías Qiskit y PennyLane a través de varios conjuntos de datos (Heisenberg, QChem, TFIM, Stabilizer), PACOX mostró consistentemente tiempos de ejecución y valores de PDP más bajos, con la brecha de rendimiento ampliándose a medida que aumentaba el conteo de qubits.
• Análisis de Cuello de Botella: Los autores señalan que, si bien el tiempo de ejecución escala eficientemente, el tiempo de ejecución total está actualmente limitado por el ancho de banda de transferencia de datos (4 GB/s en ZCU102), donde el tiempo de transferencia domina el tiempo de computación para conjuntos de datos más grandes.

Significancia y Reivindicaciones
El artículo afirma que PACOX ofrece una solución de hardware de alta velocidad y eficiencia energética para cargas de trabajo basadas en Pauli en sistemas híbridos cuántico-clásicos. Al demostrar que la aceleración dedicada en FPGA puede superar la complejidad exponencial y los cuellos de botella de memoria de la computación clásica por software, los autores posicionan a PACOX como un camino viable para escalar las simulaciones cuánticas. Los resultados sugieren que tales aceleradores son esenciales para soportar sistemas cuánticos más grandes donde la potencia y el rendimiento son restricciones críticas. Los autores enmarcan esto modestamente como el primer paso hacia el hardware dedicado para esta primitiva específica, destacando el potencial de una mayor escalabilidad en plataformas con mayor ancho de banda de memoria (por ejemplo, Xilinx Alveo) para soportar conteos de qubits aún mayores.