PACOX: A FPGA-based Pauli Composer Accelerator for Pauli String Computation

技術要約: PACOX – FPGAベースのPauli Composerアクセラレータ

問題提起
Pauliストリングは、ハミルトニアンシミュレーション、変分量子アルゴリズム、量子誤り訂正を含む、ハイブリッド量子・古典アルゴリズムにおける基本的な計算プリミティブとして機能します。しかし、これらのストリングの古典的計算は、重大なスケーラビリティの課題に直面しています。量子ビット数（$n$）が増加するにつれて、計算コストは指数関数的に増大し、急速にパフォーマンスのボトルネックとなります。既存のソフトウェアベースのソリューション（例：Qiskit、PennyLane）や最適化されたCPU手法（例：ツリーベースのアプローチ、再帰的な行列分割）は、指数関数的なメモリ増大と限定的な算術スループットにより、大きな$n$に対して苦戦しています。GPUベースのアプローチは改善をもたらしますが、依然としてスケーラビリティの制限に直面しています。さらに、量子システムにおける既存のFPGA実装は、主に制御や回路レベルのエミュレーションに焦点を当てており、複雑なインデックス変換と位相累積を伴うPauliストリング計算という特定のタスクのための専用ハードウェアを欠いています。

手法
これらの制限に対処するため、著者らは、Pauliストリング計算のための初の専用FPGAベースのアクセラレータであるPACOX（PAuli COmposer X Accelerator）を提案します。その手法は、以下の3つの核心的な革新に基づいています。

1. アルゴリズムの再定式化: 著者らは、演算評価を再定式化することで、Pauli Composer (PC) アルゴリズム [11] を適応させています。高価な行列乗算を行う代わりに、PACOXはコンパクトなバイナリ符号化を利用し、計算をXORベースのインデックス置換および位相累積へと変換します。このアプローチは、乗算をXORロジックに置き換えることで、計算サイクルとハードウェアの複雑さを大幅に削減します。
2. 並列およびパイプライン化アーキテクチャ: ハードウェア設計は、Xilinx ZCU102 FPGA上に構成された**32個のプロセッシングエレメント（PE）**のクラスターを採用しています。アルゴリズムは並列化されており、$2^n$個のデータベクトルが分割され、PEにストリーミングされます。各PEは、単一のクロックサイクル内でALU（算術論理ユニット）を使用して、割り当てられたエントリを独立して更新します。このアーキテクチャは、データがセグメントごとに処理されるパイプライン実行戦略をサポートしており、逐次的な実装と比較して、PEの数に比例した係数で実行時間を短縮します。
3. 最適化されたメモリ組織: 指数関数的なデータの増大を管理するために、PACOXはコンテキストバッファとn-Pauli行列メモリからなる特殊なメモリ階層を実装しています。設計では非ゼロ要素のみを格納し、値を32ビットではなく2ビットの符号化（$1, -1, 1j, -1j$を表す）で保持することで、メモリフットプリントを劇的に削減しています。システムは、構成用の64ビットPIOインターフェースと、プロセッシングシステム（PS）とプログラマブルロジック（PL）間のデータ転送を処理するためのAXI Mapperを備えたDMAコントローラを使用しています。

主な貢献

• 初の専用ハードウェアアクセラレータ: PACOXは、制御やエミュレーションに焦点を当てた既存のFPGAソリューションの空白を埋める、Pauliストリング計算のために特別に設計された初のFPGAアクセラレータとして提示されています。
• XORベースの計算: 本論文は、バイナリ符号化を介したXOR演算によって算術乗算を置き換える新しい定式化を導入し、高速かつ低電力なロジック実装を可能にします。
• スケーラブルなPEクラスター: 設計は、中規模のFPGA上で最大19量子ビットを効率的に処理できるスケーラブルな並列アーキテクチャを示しており、データレベルの並列性を活用して逐次的なボトルネックを克服しています。
• メモリ効率: 非ゼロのエントリのみを格納し、コンパクトな符号化を使用することで、設計は最先端のCPUおよびGPU手法と比較してメモリ要件を大幅に低減しています。

実験結果
PACOXの設計は、Vivado 2021.2を用いてXilinx ZCU102 FPGA上で合成および実装されました。

• リソース利用率: 設計は250 MHzで動作し、8,052個のLUT、10,934個のFF、および324個のBRAMを使用します。
• 電力効率: アクセラレータの動的消費電力は0.33 Wであり、実行中のシステム総電力は2.58 Wです。
• CPUとの比較: 19量子ビットまでのPauliストリングに対して、PACOXはIntel i9-10940X上で動作する最先端のCPUベースの手法（PC、Algo993、Treeアルゴリズムを含む）を一貫して上回りました。
  • スピードアップ: PACOXは、PCアルゴリズムに対して4.15倍から9倍、大きな$n$に対してはTree法に対して最大200万倍のスピードアップを達成しました。
  • 電力遅延積（PDP）: PACOXは優れたエネルギー効率を示し、PC法に対して3.14倍から60.1倍、Tree法に対しては最大$6.06 \times 10^7$倍優れたPDPを実現しました。
• ソフトウェア比較: 様々なデータセット（Heisenberg, QChem, TFIM, Stabilizer）にわたるQiskitおよびPennyLaneライブラリとのテストにおいて、PACOXは一貫して低い実行時間とPDP値を示し、量子ビット数が増加するにつれてパフォーマンスの差が拡大しました。
• ボトルネック分析: 著者らは、実行時間は効率的にスケールするものの、総実行時間は現在、データ転送帯域幅（ZCU102上で4 GB/s）によって制限されており、大きなデータセットでは転送時間が計算時間を支配していると指摘しています。

意義と主張
本論文は、PACOXがハイブリッド量子・古典システムにおけるPauliベースのワークロードに対して、高速かつエネルギー効率の高いハードウェアソリューションを提供すると主張しています。専用のFPGA加速が、古典的なソフトウェアの指数関数的な複雑さとメモリのボトルネックを克服できることを実証することで、著者らはPACOXを、より大規模な量子シミュレーションを支えるための実行可能な道筋として位置付けています。結果は、このようなアクセラレータが、電力とパフォーマンスが重要な制約となる、より大規模な量子システムをサポートするために不可欠であることを示唆しています。著者らは、これをこの特定のプリミティブに対する専用ハードウェアへの第一歩として控えめに位置づけており、より大きな量子ビット数をサポートするために、より高いメモリ帯域幅を持つプラットフォーム（例：Xilinx Alveo）でのさらなるスケーリングの可能性を強調しています。