PACOX: A FPGA-based Pauli Composer Accelerator for Pauli String Computation

Resumo Técnico: PACOX – Um Acelerador de Compositor de Pauli baseado em FPGA

Definição do Problema
As strings de Pauli servem como um primitivo computacional fundamental em algoritmos híbridos quântico-clássicos, incluindo simulação de Hamiltoniano, algoritmos quânticos variacionais e correção de erros quânticos. No entanto, a computação clássica dessas strings enfrenta desafios significativos de escalabilidade. À medida que o número de qubits ($n$) aumenta, o custo computacional cresce exponencialmente, tornando-se rapidamente um gargalo de desempenho. Soluções baseadas em software existentes (ex: Qiskit, PennyLane) e métodos otimizados em CPU (ex: abordagens baseadas em árvores, fatiamento recursivo de matrizes) lutam com $n$ grande devido ao crescimento exponencial de memória e à largura de banda aritmética limitada. Abordagens baseadas em GPU oferecem melhorias, mas ainda enfrentam limitações de escalabilidade. Além disso, implementações de FPGA existentes em sistemas quânticos focam primariamente em controle ou emulação de nível de circuito, carecendo de hardware dedicado para a tarefa específica de computação de string de Pauli, que envolve transformações de índice complexas e acumulação de fase.

Metodologia
Para abordar essas limitações, os autores propõem o PACOX (PAuli COmposer X Accelerator), o primeiro acelerador baseado em FPGA dedicado à computação de string de Pauli. A metodologia é construída sobre três inovações principais:

1. Reformulação Algorítmica: Os autores adaptam o algoritmo Pauli Composer (PC) [11] reformulando a avaliação do operador. Em vez de realizar multiplicações de matrizes dispendiosas, o PACOX utiliza uma codificação binária compacta que transforma a computação em permutação de índice baseada em XOR e acumulação de fase. Esta abordagem substitui a multiplicação por lógica XOR, reduzindo significativamente os ciclos de computação e a complexidade do hardware.
2. Arquitetura Paralela e em Pipeline: O design de hardware emprega um cluster de 32 Elementos de Processamento (PEs) organizados em um FPGA Xilinx ZCU102. O algoritmo é paralelizado de modo que os $2^n$ vetores de dados sejam particionados e transmitidos para os PEs. Cada PE atualiza independentemente as entradas atribuídas usando uma Unidade Lógica e Aritmética (ALU) dentro de um único ciclo de clock. A arquitetura suporta uma estratégia de execução em pipeline onde os dados são processados em segmentos, reduzindo o tempo de execução por um fator proporcional ao número de PEs em comparação com implementações sequenciais.
3. Organização de Memória Otimizada: Para gerenciar o crescimento exponencial de dados, o PACOX implementa uma hierarquia de memória especializada consistindo em Buffers de Contexto e uma Memória de Matriz n-Pauli. O design armazena apenas elementos não nulos e utiliza codificações de 2 bits para valores (representando $1, -1, 1j, -1j$) em vez de valores de 32 bits, reduzindo drasticamente a pegada de memória. O sistema utiliza uma interface PIO de 64 bits para configuração e um controlador DMA com um mapeador AXI para lidar com a transferência de dados entre o Sistema de Processamento (PS) e a Lógica Programável (PL).

Principais Contribuições

• Primeiro Acelerador de Hardware Dedicado: O PACOX é apresentado como o primeiro acelerador FPGA especificamente projetado para computação de string de Pauli, preenchendo uma lacuna deixada por soluções de FPGA existentes focadas em controle ou emulação.
• Computação Baseada em XOR: O artigo introduz uma formulação inovadora que substitui a multiplicação aritmética por operações XOR via codificação binária, permitindo uma implementação de lógica de alta velocidade e baixo consumo de energia.
• Cluster de PE Escalável: O design demonstra uma arquitetura paralela escalável capaz de lidar com até 19 qubits de forma eficiente, utilizando um FPGA de médio porte, aproveitando o paralelismo ao nível de dados para superar gargalos sequenciais.
• Eficiência de Memória: Ao armazenar apenas entradas não nulas e usar codificação compacta, o design reduz significativamente os requisitos de memória em comparação com métodos de estado da arte em CPU e GPU.

Resultados Experimentais
O design PACOX foi sintetizado e implementado em um FPGA Xilinx ZCU102 usando Vivado 2021.2.

• Utilização de Recursos: O design opera a 250 MHz, utilizando 8.052 LUTs, 10.934 FFs e 324 BRAMs.
• Eficiência de Potência: O consumo de potência dinâmica para o acelerador é de 0,33 W, com uma potência total do sistema de 2,58 W durante a execução.
• Desempenho vs. CPU: Para strings de Pauli até 19 qubits, o PACOX supera consistentemente os métodos baseados em CPU de estado da arte (incluindo PC, Algo993 e algoritmos de Árvore) rodando em um Intel i9-10940X.
  • Aceleração (Speedup): O PACOX alcança acelerações variando de 4,15x a 9x em relação ao algoritmo PC, e até 2 milhões de vezes mais rápido em comparação com o método de Árvore para $n$ maior.
  • Produto Potência-Atraso (PDP): O PACOX demonstra eficiência energética superior, com melhorias de PDP variando de 3,14x a 60,1x sobre o método PC, e até $6,06 \times 10^7$ vezes melhor que o método de Árvore.
• Comparação de Software: Em testes contra as bibliotecas Qiskit e PennyLane em vários conjuntos de dados (Heisenberg, QChem, TFIM, Stabilizer), o PACOX mostrou consistentemente tempos de execução e valores de PDP menores, com a lacuna de desempenho aumentando conforme o número de qubits aumentava.
• Análise de Gargalo: Os autores observam que, embora o tempo de execução escale eficientemente, o tempo total de execução é atualmente limitado pela largura de banda de transferência de dados (4 GB/s no ZCU102), onde o tempo de transferência domina o tempo de computação para conjuntos de dados maiores.

Significância e Alegações
O artigo afirma que o PACOX entrega uma solução de hardware de alta velocidade e eficiente em energia para cargas de trabalho baseadas em Pauli em sistemas híbridos quântico-clássicos. Ao demonstrar que a aceleração dedicada em FPGA pode superar a complexidade exponencial e os gargalos de memória da computação clássica em software, os autores posicionam o PACOX como um caminho viável para escalar simulações quânticas. Os resultados sugerem que tais aceleradores são essenciais para suportar sistemas quânticos maiores onde potência e desempenho são restrições críticas. Os autores enquadram modestamente isso como o primeiro passo para hardware dedicado para este primitivo específico, destacando o potencial para escalonamento adicional em plataformas com maior largura de banda de memória (ex: Xilinx Alveo) para suportar números de qubits ainda maiores.