PACOX: A FPGA-based Pauli Composer Accelerator for Pauli String Computation

Technische Samenvatting: PACOX – Een FPGA-gebaseerde Pauli Composer Accelerator

Probleemstelling
Pauli-strings dienen als een fundamenteel computationeel primitief in hybride kwantum-klassieke algoritmen, waaronder Hamiltoniaanse simulatie, variatiele kwantumalgoritmen en kwantumfoutcorrectie. De klassieke berekening van deze strings kampt echter met aanzienlijke schaalbaarheidsuitdagingen. Naarmate het aantal qubits ($n$) toeneemt, groeit de computationele kost exponentieel, wat snel een prestatie-bottleneck vormt. Bestaande softwarematige oplossingen (bijv. Qiskit, PennyLane) en geoptimaliseerde CPU-methoden (bijv. boom-gebaseerde benaderingen, recursieve matrixsegmentatie) hebben moeite met grote $n$ vanwege exponentiële geheugengroei en beperkte rekenkundige doorvoer. Hoewel GPU-gebaseerde benaderingen verbeteringen bieden, kampen zij nog steeds met schaalbaarheidsbeperkingen. Bovendien richten bestaande FPGA-implementaties in kwantumsystemen zich primair op controle of circuit-niveau emulatie, en ontbreekt het aan dedicated hardware voor de specifieke taak van Pauli-string berekening, die complexe indextransformaties en fase-accumulatie omvat.

Methodologie
Om deze beperkingen aan te pakken, stellen de auteurs PACOX (PAuli COmposer X Accelerator) voor, de eerste dedicated FPGA-gebaseerde accelerator voor Pauli-string berekening. De methodologie is gebaseerd op drie kerninnovaties:

1. Algoritmische Herformulering: De auteurs passen het Pauli Composer (PC) algoritme [11] aan door de operator-evaluatie te herformuleren. In plaats van dure matrixvermenigvuldigingen uit te voeren, maakt PACOX gebruik van een compacte binaire codering die de berekening transformeert naar een XOR-gebaseerde indexpermutatie en fase-accumulatie. Deze benadering vervangt vermenigvuldiging door XOR-logica, wat het aantal computatiecycli en de hardwarecomplexiteit aanzienlijk vermindert.
2. Parallel en Gepijpeld Architectuur: Het hardwareontwerp maakt gebruik van een cluster van 32 Processing Elements (PEs) georganiseerd op een Xilinx ZCU102 FPGA. Het algoritme is geparallelliseerd zodat de $2^n$ datavectoren worden gepartitioneerd en naar de PEs worden gestreamd. Elke PE werkt onafhankelijk toegewezen entries bij met behulp van een Arithmetic Logic Unit (ALU) binnen een enkele klokcyclus. De architectuur ondersteunt een gepijpelde executiestrategie waarbij data in segmenten wordt verwerkt, wat de executietijd vermindert met een factor proportioneel aan het aantal PEs vergeleken met sequentiële implementaties.
3. Geoptimaliseerde Geheugenorganisatie: Om de exponentiële groei van data te beheersen, implementeert PACOX een gespecialiseerde geheugenhiërarchie bestaande uit Context Buffers en een n-Pauli Matrix Geheugen. Het ontwerp slaat alleen niet-nul elementen op en maakt gebruik van 2-bit coderingen voor waarden (die $1, -1, 1j, -1j$ vertegenwoordigen) in plaats van 32-bit waarden, wat de geheugenvoetafdruk drastisch verkleint. Het systeem gebruikt een 64-bit PIO-interface voor configuratie en een DMA-controller met een AXI Mapper om datatransfer tussen de Processing System (PS) en de Programmable Logic (PL) af te handelen.

Belangrijkste Bijdragen

• Eerste Dedicated Hardware Accelerator: PACOX wordt gepresenteerd als de eerste FPGA-accelerator die specifiek is ontworpen voor Pauli-string berekening, waarmee een gat wordt gevuld dat wordt achtergelaten door bestaande FPGA-oplossingen die gericht zijn op controle of emulatie.
• XOR-gebaseerde Berekening: Het artikel introduceert een nieuwe formulering die rekenkundige vermenigvuldiging vervangt door XOR-operaties via binaire codering, wat een snelle, energiezuinige logische implementatie mogelijk maakt.
• Schaalbare PE Cluster: Het ontwerp demonstreert een schaalbare, parallelle architectuur die tot 19 qubits efficiënt kan afhandelen op een mid-range FPGA, waarbij gebruik wordt gemaakt van data-level parallellisme om sequentiële bottlenecks te overwinnen.
• Geheugenefficiëntie: Door alleen niet-nul entries op te slaan en compacte codering te gebruiken, verlaagt het ontwerp de geheugeneisen aanzienlijk vergeleken met state-of-the-art CPU en GPU methoden.

Experimentele Resultaten
Het PACOX-ontwerp is gesynthetiseerd en geïmplementeerd op een Xilinx ZCU102 FPGA met behulp van Vivado 2021.2.

• Resource Utilisatie: Het ontwerp werkt op 250 MHz en maakt gebruik van 8.052 LUTs, 10.934 FFs en 324 BRAMs.
• Energie-efficiëntie: Het dynamische stroomverbruik voor de accelerator is 0,33 W, met een totaal systeemvermogen van 2,58 W tijdens uitvoering.
• Prestaties vs. CPU: Voor Pauli-strings tot 19 qubits presteert PACOX consistent beter dan state-of-the-art CPU-gebaseerde methoden (inclusief PC, Algo993 en Tree algoritmen) draaiend op een Intel i9-10940X.
  • Versnelling: PACOX bereikt versnellingen variërend van 4,15x tot 9x vergeleken met het PC-algoritme, en tot wel 2 miljoen keer sneller vergeleken met de Tree-methode voor grotere $n$.
  • Power-Delay Product (PDP): PACOX demonstreert superieure energie-efficiëntie, met PDP-verbeteringen variërend van 3,14x tot 60,1x ten opzichte van de PC-methode, en tot wel $6,06 \times 10^7$ keer beter dan de Tree-methode.
• Software Vergelijking: In tests tegen Qiskit en PennyLane bibliotheken over diverse datasets (Heisenberg, QChem, TFIM, Stabilizer), vertoonde PACOX consequent lagere executietijden en PDP-waarden, waarbij het prestatieverschil groter werd naarmate het aantal qubits toenam.
• Bottleneck Analyse: De auteurs merken op dat hoewel de executietijd efficiënt schaalt, de totale runtime momenteel wordt beperkt door de datatransferbandbreedte (4 GB/s op ZCU102), waarbij de transfertijd de computationele tijd domineert voor grotere datasets.

Betekenis en Claims
Het artikel claimt dat PACOX een hoge-snelheid en energie-efficiënte hardware-oplossing levert voor Pauli-gebaseerde workloads in hybride kwantum-klassieke systemen. Door aan te tonen dat dedicated FPGA-acceleratie de exponentiële complexiteit en geheugenbottlenecks van klassieke software kan overwinnen, positioneren de auteurs PACOX als een levensvatbaar pad voor het schalen van kwantumsimulaties. De resultaten suggereren dat dergelijke accelerators essentieel zijn voor het ondersteunen van grotere kwantumsystemen waar vermogen en prestaties kritieke beperkingen vormen. De auteurs kaderen dit bescheiden als de eerste stap in dedicated hardware voor dit specifieke primitief, waarbij zij wijzen op het potentieel voor verdere schaling op platforms met hogere geheugenbandbreedte (bijv. Xilinx Alveo) om zelfs grotere aantallen qubits te ondersteunen.