PANDA: An LLM-Enhanced Performance-Driven Analog Design Framework Bridging Design Intent and Layout Generation

Resumen Técnico: PANDA – Un marco de diseño analógico impulsado por el rendimiento y mejorado por LLM

Declaración del Problema
La automatización del diseño analógico y de señales mixtas (AMS) tradicional sigue estando fragmentada, dependiendo en gran medida de la intervención manual en la síntesis de topologías, el dimensionamiento de transistores y la generación de layouts. Los enfoques existentes sufren tres limitaciones primarias:

1. Falta de Conciencia de la Intención: Los algoritmos convencionales suelen realizar una exploración ineficiente y sin dirección, carente de comprensión sobre la intención de diseño de alto nivel, lo que frecuentemente resulta en la pérdida de regiones de diseño óptimas.
2. Aislamiento de Etapas: Las etapas de esquema y layout están desacopladas. El dimensionamiento se optimiza sin conciencia del layout, y las herramientas de layout carecen de vínculos estructurados con las decisiones a nivel de circuito, rompiendo los bucles de optimización.
3. Incapacidad de Iterar de Forma Autónoma: Los flujos existentes no pueden refinar diseños de forma autónoma basándose en los resultados de la simulación post-layout. Se requiere intervención manual para extraer parásitos, reevaluar el rendimiento y ajustar parámetros, lo que impide un refinamiento verdaderamente impulsado por el rendimiento.

Si bien los Modelos de Lenguaje Extensos (LLM) recientes ofrecen un potencial para la comprensión de la intención, carecen de un marco que preserve las dependencias entre etapas y que fundamente los planes generados en ejecuciones deterministas de herramientas.

Metodología
PANDA aborda estos desafíos empleando un LLM como un coordinador central de diseño que tiende un puente desde la intención de diseño de alto nivel hasta el layout físico final. El marco unifica cuatro etapas estrechamente acopladas en un flujo coherente que preserva las dependencias:

1. Arquitectura del Marco: PANDA separa la planificación semántica de la ejecución determinista. El LLM interpreta la intención del usuario, selecciona acciones específicas de cada etapa y genera restricciones legibles por máquina. Motores especializados de back-end ejecutan tareas físicamente fundamentadas (simulación, optimización, colocación, enrutamiento). El flujo de trabajo se implementa como "Habilidades" (Skills) reutilizables conectadas mediante artefactos de traspaso explícitos (por ejemplo, archivos JSON), asegurando la reproducibilidad y la trazabilidad.
2. Síntesis de Topología: El marco invoca a AnalogXpert para sintetizar topologías de circuitos a partir de requisitos estructurados (función, objetivos de rendimiento, restricciones de interfaz). Este genera un netlist de subcircuito SPICE (.SUBCKT), lo parsea en artefactos estructurados (netlist, relaciones de dispositivos, mapeos de terminales) y los almacena en topology.json.
3. Dimensionamiento Analógico: Con la topología fija, PANDA realiza una optimización restringida para los parámetros de los transistores (ancho, longitud, dedos, multiplicadores). Utiliza MOSTAR, un optimizador Bayesiano jerárquico de múltiples etapas. MOSTAR emplea un modelado consciente de la subestructura (vía L2G-GNN), restricciones de simetría y adquisición adaptativa de etapas para manejar objetivos de caja negra de alta dimensión. El resultado es un conjunto de parámetros guardado como sizing.json.
4. Colocación Impulsada por Restricciones: El marco traduce la estructura del esquema y la intención del layout en geometría. Co-optimiza proxies de área/longitud de cable, simetría, colinealidad y patrones de flujo de señal/potencia. Se aplica la legalización para eliminar solapamientos, produciendo una solución compacta y enrutable almacenada en pl.json.
5. Sincronización de Enrutamiento y Layout: La etapa final agrega las salidas de las etapas anteriores para generar directivas de enrutamiento. Ejecuta el enrutamiento detallado utilizando SAGERoute/SAGERoute2.0 bajo restricciones unificadas de reglas de diseño. Crucialmente, PANDA mantiene la consistencia esquema-layout sincronizando las listas de pines LVS y actualizando iterativamente las configuraciones de enrutamiento. Después de cada intento, ejecuta la Extracción de Parásitos (PEX) y la simulación post-layout, retroalimentando las métricas de rendimiento al LLM para seleccionar y refinar la mejor solución factible.

Contribuciones Clave
El artículo describe cuatro contribuciones primarias:

• Flujo de Diseño Analógico Agéntico: Un pipeline unificado que conecta la intención de diseño de alto nivel con la implementación física a través de cuatro etapas coordinadas, preservando la cadena de dependencia desde la semántica del circuito hasta las acciones de layout ejecutables.
• Síntesis de Topología Guiada por LLM: Un método para traducir la intención de diseño compacta y las especificaciones en artefactos estructurales explícitos (representaciones de esquemas estables) para la optimización posterior.
• Dimensionamiento Analógico Consciente de la Subestructura: Un motor de optimización Bayesiana jerárquica de múltiples etapas que resuelve los parámetros de los dispositivos a partir de la topología generada y emite artefactos a nivel de transistor consumibles directamente por herramientas de layout.
• Generación de Layout Impulsada por Restricciones: Un mecanismo que combina la colocación y el enrutamiento con la sincronización esquema-layout, convirtiendo la información de estructura y dimensionamiento en restricciones conscientes de la geometría y acciones de back-end ejecutables.

Resultados Experimentales
PANDA fue evaluado en dos casos de estudio: un Amplificador de Transconductancia Operacional (OTA) de tres etapas y un Comparador StrongARM (COMP).

• Eficiencia de Ejecución: El tiempo de ejecución de extremo a extremo para una ejecución completa de PANDA está en el rango de varias horas, una reducción significativa comparado con los días o semanas que típicamente requieren las iteraciones manuales de layout analógico.
• Calidad de Diseño (OTA): Los resultados post-layout (vía PEX) mantuvieron una ganancia alta (76.11 dB frente al objetivo >75 dB) y un margen de fase robusto (65.3° frente al objetivo >60°). Sin embargo, el Ancho de Banda de Ganancia Unitaria (UGB) disminuyó de 10.84 MHz (pre-layout) a 4.192 MHz (post-layout) debido a los parásitos, indicando que, si bien el comportamiento de amplificación se preservó, el objetivo de frecuencia no se cumplió totalmente post-layout.
• Calidad de Diseño (COMP): Para el comparador, los resultados post-layout mostraron un consumo de potencia de 606.6 nW y un retardo de 1.447 ns, comparado con 469.9 nW y 1.0 ns pre-layout. Esto refleja la sobrecarga esperada inducida por parásitos, permaneciendo dentro de un rango operativo práctico.
• Trazabilidad: El marco generó exitosamente artefactos intermedios trazables (ej. topology.json, sizing.json, pl.json, rt.json) y prompts estructurados, demostrando una progresión clara desde la intención del usuario hasta las acciones de layout ejecutables.

Significancia
El artículo afirma que PANDA representa un paso significativo hacia el cierre del ciclo en la automatización del diseño analógico. Al cambiar de una ejecución aislada centrada en algoritmos a un flujo centrado en la intención y de mejora continua, PANDA cierra la brecha entre la intención de diseño y la realización física. Demuestra un camino unificado hacia una automatización de diseño analógico práctica que reduce el tiempo de respuesta (turnaround time) al tiempo que mejora el rendimiento del diseño mediante la gestión activa de las dependencias entre etapas. El marco se libera como código abierto para facilitar la investigación adicional en este dominio.