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A Power-Efficient and Noise-Resilient Domino Logic Architecture with Adaptive Keeper Control for Wide Fan-In Applications

Este artículo propone una arquitectura de lógica de dominó con eficiencia energética y resiliencia al ruido para aplicaciones de gran entrada (wide fan-in) que utiliza un esquema de control de keeper adaptativo y una red de distribución de potencia (PDN) reestructurada con un transistor de pie (footer) apilado para reducir significativamente el consumo de energía, mejorar los márgenes de ruido y aumentar la robustez frente a las variaciones del proceso en comparación con los diseños convencionales.

Autores originales: Manoranjan Meher, Preetisudha Meher

Publicado 2026-06-24

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CC BY 4.0

Autores originales: Manoranjan Meher, Preetisudha Meher

Artículo original bajo licencia CC BY 4.0 (https://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

Imagina que estás dirigiendo una línea de ensamblaje de fábrica de alta velocidad y ritmo frenético. Esta fábrica está diseñada para tomar decisiones increíblemente rápido, pero tiene algunos problemas molestos: desperdicia mucha electricidad, se confunde fácilmente con el ruido (como un grito repentino en la sala) y pierde energía incluso cuando intenta estar en silencio.

Este artículo presenta una nueva forma más inteligente de operar esta fábrica. Los autores, Manoranjan y Preetisudha Meher, han diseñado un sistema de "Lógica Domino" (un tipo de circuito electrónico utilizado en chips de computadora rápidos) que soluciona estos problemas.

Aquí hay un desglose sencillo de cómo funciona su nuevo diseño, utilizando analogías de la vida cotidiana:

El Problema: El "Guardia de Seguridad Excesivamente Celoso" y el "Cubo con Fugas"

En los circuitos rápidos tradicionales (llamados Lógica Domino), existen dos problemas principales:

La Pelea del Guardia de Seguridad (Contención del Guardián/Keeper Contention): Imagina a un guardia de seguridad (el "guardián") cuyo trabajo es mantener una puerta cerrada para que nadie entre. Pero, a veces, un trabajador (la "red de tracción hacia abajo"/pull-down network) necesita abrir esa puerta para dejar salir algo. En los diseños antiguos, el guardia intenta constantemente mantener la puerta cerrada mientras el trabajador intenta abrirla. Terminan luchando entre sí, lo que desperdicia energía y ralentiza todo.
El Cubo con Fugas (Fuga de Subumbral/Subthreshold Leakage): Incluso cuando la fábrica está inactiva, el cubo que contiene el agua (la carga eléctrica) tiene pequeños agujeros. El agua se filtra lentamente. Si el cubo es demasiado grande (muchas entradas), el agua se escapa tan rápido que la fábrica comete errores.

La Solución: Un Guardia Inteligente y un Cubo Reforzado

Los autores proponen dos soluciones ingeniosas para resolver estos problemas:

1. El "Guardia de Seguridad Inteligente" (Control Adaptativo del Guardián/Adaptive Keeper Control)

En lugar de un guardia que siempre está peleando con la puerta, su nuevo guardia es inteligente y condicional.

Cómo funciona: El guardia solo interviene para mantener la puerta cerrada si el trabajador no está intentando abrirla. Si el trabajador necesita abrir la puerta para hacer su trabajo, el guardia se hace a un lado instantáneamente y lo deja pasar.
El Resultado: ¡No más peleas de lucha! Esto ahorra una enorme cantidad de energía porque el guardia no está desperdiciando potencia peleando con el trabajador. También hace que el sistema sea más rápido porque la puerta se abre inmediatamente cuando se necesita.

2. El "Cubo Reforzado con Doble Fondo" (Red de Tracción Modificada/Modified Pull-Down Network)

Para evitar que el agua se escape, cambiaron la estructura del cubo.

Cómo funciona: En lugar de un solo tubo que deja salir el agua, apilaron dos tubos uno sobre otro, con una válvula especial en medio. Este "apilamiento" crea un efecto de presión que bloquea naturalmente las pequeñas fugas.
El Giro: Para asegurar que el agua fluya rápido cuando lo queremos, agregaron un segundo tubo paralelo. Esto actúa como un carril de respaldo en una autopista. Cuando el camino principal está abierto, el tráfico (electricidad) fluye rápido. Pero cuando el camino está cerrado, los tubos apilados aseguran que las fugas sean mínimas.
El Resultado: El cubo retiene su agua por mucho más tiempo (mejor resistencia al ruido), pero cuando es hora de vaciarlo, se vacía tan rápido como antes.

La Prueba: La Prueba del "Multiplexor de 128 Entradas"

Para demostrar que su idea funciona, los autores no se limitaron a la teoría; construyeron un caso de prueba masivo. Crearon un Multiplexor de 128 entradas.

La Analogía: Imagina una gigantesca central telefónica con 128 líneas telefónicas diferentes. El sistema necesita elegir una línea para conectarla a la línea telefónica principal. Hacer esto con 128 líneas a la vez suele ser muy desordenado, lento y consume mucha energía.
La Prueba: Construyeron esta central telefónica usando su nuevo diseño de "Guardia Inteligente" y "Cubo Reforzado" y la compararon con el diseño estándar antiguo.

Los Resultados: ¿Qué Encontraron?

Cuando analizaron los números en su diseño de chip de 90 nanómetros, los resultados fueron impresionantes:

Ahorro de Energía: El nuevo diseño utilizó un 34% menos de electricidad. Es como hacer el mismo trabajo pero pagando una factura de luz mucho más baja.
Resistencia al Ruido: Se volvió un 54% mejor ignorando el ruido exterior. Si alguien gritaba cerca de la fábrica, el nuevo sistema no se confundiría; el antiguo podría haber cometido un error.
Eficiencia: Midieron el "Producto Potencia-Retraso" (una puntuación que combina velocidad y energía). El nuevo diseño obtuvo una puntuación 33% mejor, lo que significa que es mucho más eficiente en general.
Fiabilidad: Incluso cuando la temperatura cambiaba o la fabricación no era perfecta (variaciones de proceso), el nuevo diseño se mantenía estable. No se averiaba tan fácilmente como el anterior.

En Resumen

Los autores crearon un circuito electrónico más inteligente que evita que sus componentes luchen entre sí y tapa las pequeñas fugas que desperdician energía. Al hacer esto, lograron un sistema que es más rápido, consume menos potencia y es mucho más difícil de engañar por el ruido. Demostraron que esto funciona construyendo una enorme central de 128 líneas que superó al diseño tradicional en todas las categorías principales.

Esto es una victoria para el futuro de los dispositivos portátiles y las computadoras rápidas, ya que permite que funcionen con menos calor y duren más tiempo con una sola carga de batería.

Resumen Técnico: Una Arquitectura de Lógica Domino con Eficiencia Energética y Resiliencia al Ruido con Control de Keeper Adaptativo para Aplicaciones de Gran Fan-In

Planteamiento del Problema
La lógica domino (DLG) convencional se utiliza ampliamente en circuitos VLSI de alta velocidad, particularmente para aplicaciones de gran fan-in, debido a su disposición compacta y menor capacitancia parásita en comparación con la lógica estática. Sin embargo, a medida que la tecnología CMOS escala a nodos nanométricos (por ejemplo, 90 nm), la DLG enfrenta desafíos críticos. La reducción del voltaje de alimentación y del voltaje de umbral ( $V_{th}$ ) conduce a un aumento significativo en la corriente de fuga subumbral, lo que puede descargar el nodo dinámico, degradar los márgenes de ruido y causar errores lógicos. Además, las compuertas de gran fan-in exacerban estos problemas mediante un aumento en el intercambio de carga y la contención entre la red de tracción hacia abajo (PDN) y el transistor keeper. Aunque aumentar el tamaño del keeper mejora la inmunidad al ruido, introduce corrientes de contención severas durante la fase de evaluación, lo que resulta en una mayor disipación de potencia, un aumento del retardo y sensibilidad a las variaciones del proceso. Las soluciones existentes, como las arquitecturas de keeper de alta velocidad o condicionales, a menudo sacrifican la robustez por la velocidad, sufren de una excesiva sobrecarga de área o no logran suprimir adecuadamente las fugas en configuraciones de gran fan-in.

Metodología
Los autores proponen una arquitectura de compuerta de lógica domino (DLG) modificada, diseñada para abordar simultáneamente la disipación de potencia, la fuga y la resiliencia al ruido sin comprometer la velocidad de evaluación. El diseño, simulado utilizando tecnología CMOS de 90 nm en Cadence Virtuoso, incorpora dos innovaciones primarias:

Red de Keeper Condicional: A diferencia de los keepers estáticos convencionales que permanecen activos durante toda la fase de evaluación, la arquitectura propuesta emplea un keeper condicional dependiente del reloj y de los datos. Esta red se habilita solo cuando el nodo dinámico está cargado (indicando que no hay una ruta de descarga activa) y el reloj se encuentra en la fase de evaluación. Cuando se establece una ruta de descarga válida en la PDN, el keeper se deshabilita inmediatamente. Este mecanismo elimina la corriente de contención entre el keeper y la PDN durante las transiciones lógicas válidas, reduciendo así la disipación de potencia dinámica mientras preserva la estabilidad del nodo dinámico contra las fugas y el ruido cuando el nodo debe permanecer alto.
Red de Tracción hacia Abajo (PDN) Modificada: Para mitigar la fuga subumbral y el intercambio de carga, la PDN se reestructura utilizando una configuración de transistor de pie (footer) apilado. Dos transistores NMOS forman rutas de evaluación en paralelo conectadas en serie con un transistor de pie. El transistor de pie apilado induce un efecto de cuerpo, elevando el potencial de la fuente de los transistores superiores y aumentando su voltaje de umbral efectivo ( $V_{TH,eff}$ ), lo que suprime exponencialmente la fuga subumbral. Para contrarrestar la penalización de retardo asociada típicamente con los transistores apilados, se introduce un transistor en paralelo para proporcionar una ruta de descarga adicional, asegurando que se mantenga la velocidad de evaluación.

Contribuciones Clave

Control de Keeper Adaptativo: La introducción de una condición de habilitación del keeper definida como $CLK \cdot \overline{PDN_{ON}}$ , que suprime completamente la contención entre el keeper y la PDN durante los eventos de descarga válidos.
Topología de PDN Consciente de la Fuga: Una estructura de PDN híbrida que combina un transistor de pie apilado para la supresión de fugas mediante la modulación del efecto de cuerpo y rutas paralelas para minimizar la resistencia de evaluación.
Compromiso Optimizado: La arquitectura logra un equilibrio favorable entre la eficiencia de potencia, la inmunidad al ruido y la velocidad, apuntando específicamente a aplicaciones de lógica OR de gran fan-in.

Resultados
El diseño propuesto fue evaluado frente a varias arquitecturas de lógica domino existentes (incluyendo SFDLG, DFDLG, HSDLG, VCDLG, VRKDLG, DOINDLG, FDSTDLG y LPDLG) en configuraciones de 8, 16, 32 y 64 entradas. Los resultados clave de la simulación para una compuerta OR de 32 entradas incluyen:

Consumo de Potencia: Una reducción del 34% en el consumo de potencia promedio en comparación con la SFDLG convencional.
Inmunidad al Ruido: Una mejora del 54% en el margen de ruido (medido mediante el Promedio de Ganancia de Ruido Unitario, UNA).
Eficiencia Energética: Reducciones del 33% tanto en el Producto Potencia-Retardo (PDP) como en el Producto Energía-Retardo (EDP).
Robustez: El diseño demostró una mejor tolerancia a las variaciones de proceso, voltaje y temperatura (PVT), con desviaciones estándar más bajas en retardo y potencia en comparación con los diseños de referencia.
Implementación de Multiplexor: Se implementó un multiplexor de fan-in de 128 bits para validar el enfoque. El diseño propuesto logró una reducción de potencia del 32%, una mejora del 21% en el margen de ruido y una reducción del 32% en PDP y EDP en comparación con un multiplexor basado en domino convencional, con solo un incremento de área despreciable (1.102x).

Significancia
El artículo afirma que la arquitectura propuesta ofrece una solución superior para las aplicaciones contemporáneas de lógica dinámica de gran fan-in y eficiencia energética, tales como la selección de línea de bit en memorias y rutas de datos en microprocesadores superescalares. Al desacoplar eficazmente el compromiso entre la robustez al ruido y la disipación de potencia inducida por la contención, el diseño permite compuertas lógicas de alto rendimiento que son resilientes a las fugas y variaciones de proceso sin incurrir en penalizaciones significativas de área o velocidad. La implementación exitosa de un multiplexor de 128 bits valida además la escalabilidad y la aplicabilidad práctica de las estrategias de keeper adaptativo y PDN modificada en sistemas VLSI complejos y de gran escala.