A Power-Efficient and Noise-Resilient Domino Logic Architecture with Adaptive Keeper Control for Wide Fan-In Applications

Resumo Técnico: Uma Arquitetura de Lógica Domino com Controle de Keeper Adaptativo para Aplicações de Grande Fan-In, Eficiente em Potência e Resiliente ao Ruído

Problema
A lógica domino (DLG) convencional é amplamente utilizada em circuitos VLSI de alta velocidade, particularmente para aplicações de grande fan-in, devido ao seu layout compacto e menor capacitância parasitária em comparação com a lógica estática. No entanto, à medida que a tecnologia CMOS escala para nós nanométricos (ex: 90 nm), a DLG enfrenta desafios críticos. A redução da tensão de alimentação e da tensão de limiar ($V_{th}$) leva a um aumento significativo na corrente de fuga subthreshold, o que pode descarregar o nó dinâmico, degradar as margens de ruído e causar erros lógicos. Além disso, portas de grande fan-in exacerbam esses problemas através do aumento do compartilhamento de carga e da contenção entre a rede de pull-down (PDN) e o transistor keeper. Embora o aumento do tamanho do keeper melhore a imunidade ao ruído, isso introduz correntes de contenção severas durante a fase de avaliação, levando a uma maior dissipação de potência, aumento do atraso e sensibilidade a variações de processo. Soluções existentes, como arquiteturas de keeper de alta velocidade ou condicionais, frequentemente sacrificam a velocidade em prol da robustez, sofrem com excesso de overhead de área ou falham em suprimir adequadamente a fuga em configurações de grande fan-in.

Metodologia
Os autores propõem uma arquitetura de porta de lógica domino (DLG) modificada, projetada para abordar simultaneamente a dissipação de potência, a fuga e a resiliência ao ruído sem comprometer a velocidade de avaliação. O design, simulado utilizando tecnologia CMOS de 90 nm no Cadence Virtuoso, incorpora duas inovações primárias:

1. Rede de Keeper Condicional: Diferente dos keepers estáticos convencionais que permanecem ativos durante toda a fase de avaliação, a arquitetura proposta emprega um keeper condicional dependente de clock e de dados. Esta rede é habilitada apenas quando o nó dinâmico está carregado (indicando que não há caminho de descarga ativo) e o clock está na fase de avaliação. Quando um caminho de descarga válido é estabelecido na PDN, o keeper é imediatamente desabilitado. Este mecanismo elimina a corrente de contenção entre o keeper e a PDN durante transições lógicas válidas, reduzindo assim a dissipação de potência dinâmica enquanto preserva a estabilidade do nó dinâmico contra fuga e ruído quando o nó deve permanecer alto.
2. Rede de Pull-Down (PDN) Modificada: Para mitigar a fuga subthreshold e o compartilhamento de carga, a PDN é reestruturada usando uma configuração de transistor de rodapé (footer) empilhado. Dois transistores NMOS formam caminhos de avaliação em paralelo conectados em série com um transistor de rodapé. O rodapé empilhado induz um efeito de corpo (body effect), elevando o potencial da fonte dos transistores superiores e aumentando sua tensão de limiar efetiva ($V_{TH,eff}$), o que suprime exponencialmente a fuga subthreshold. Para neutralizar o penalidade de atraso tipicamente associada a transistores empilhados, um transistor em paralelo é introduzido para fornecer um caminho de descarga adicional, garantindo que a velocidade de avaliação seja mantida.

Principais Contribuições

• Controle de Keeper Adaptativo: A introdução de uma condição de habilitação de keeper definida como $CLK \cdot \overline{PDN_{ON}}$, que suprime completamente a contenção keeper-PDN durante eventos de descarga válidos.
• Topologia de PDN Consciente de Fuga: Uma estrutura de PDN híbrida combinando um rodapé empilhado para supressão de fuga via modulação do efeito de corpo e caminhos paralelos para minimizar a resistência de avaliação.
• Trade-off Otimizado: A arquitetura alcança um equilíbrio favorável entre eficiência de potência, imunidade ao ruído e velocidade, visando especificamente aplicações de lógica OR de grande fan-in.

Resultos
O design proposto foi avaliado contra diversas arquiteturas de lógica domino existentes (incluindo SFDLG, DFDLG, HSDLG, VCDLG, VRKDLG, DOINDLG, FDSTDLG e LPDLG) em configurações de 8, 16, 3 de 32 e 64 entradas. Resultados de simulação chave para uma porta OR de 32 entradas incluem:

• Consumo de Potência: Uma redução de 34% no consumo de potência média em comparação com a SFDLG convencional.
• Imunidade ao Ruído: Uma melhoria de 54% na margem de ruído (medida via Unity Noise Gain Average, UNA).
• Eficiência Energética: Reduções de 33% tanto no Produto Potência-Atraso (PDP) quanto no Produto Energia-Atraso (EDP).
• Robustez: O design demonstrou tolerância melhorada a variações de processo, tensão e temperatura (PVT), com menores desvios padrão em atraso e potência em comparação aos designs de referência.
• Implementação de Multiplexador: Um multiplexador de 128 bits de largura de fan-in foi implementado para validar a abordagem. O design proposto alcançou uma redução de 32% na potência, uma melhoria de 21% na margem de ruído e uma redução de 32% no PDP e EDP em comparação com um multiplexador baseado em domino convencional, com apenas um aumento negligível na área (1.102x).

Significância
O artigo afirma que a arquitetura proposta oferece uma solução superior para aplicações contemporâneas de lógica dinâmica de grande fan-in e eficiência energética, como seleção de bit-line em memória e caminhos de dados em microprocessadores superscalares. Ao desacoplar efetivamente o trade-off entre robustez ao ruído e dissipação de potência induzida por contenção, o design permite portas lógicas de alto desempenho que são resilientes à fuga e variações de processo sem incorrer em penalidades significativas de área ou velocidade. A implementação bem-sucedida de um multiplexador de 128 bits valida ainda mais a escalabilidade e a aplicabilidade prática das estratégias de keeper adaptativo e PDN modificado propostos em sistemas VLSI complexos e de grande escala.