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A Power-Efficient and Noise-Resilient Domino Logic Architecture with Adaptive Keeper Control for Wide Fan-In Applications

本文提出了一种用于宽扇入应用的低功耗且抗噪声的多米诺逻辑架构，该架构利用一种自适应保持器控制方案和一种带有堆叠底部晶体管的重构电源网络，与传统设计相比，显著降低了功耗，提高了噪声容限，并增强了针对工艺偏差的鲁棒性。

原作者： Manoranjan Meher, Preetisudha Meher

发布于 2026-06-24

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原作者： Manoranjan Meher, Preetisudha Meher

原始论文采用 CC BY 4.0 许可（https://creativecommons.org/licenses/by/4.0/）。 ✨ 这是对下方论文的AI生成解释。它不是由作者撰写或认可的。如需技术准确性，请参阅原始论文。阅读完整免责声明

想象你正在经营一条繁忙、高速运转的工厂流水线。这座工厂的设计初衷是极速做出决策，但它也存在一些令人恼火的问题：它浪费大量电力，容易被噪音（比如房间里突然的一声大喊）干扰而产生混乱，并且即使在试图保持安静时也会发生能量泄漏。

这篇论文介绍了一种更智能的运行这座工厂的新方法。作者 Manoranjan 和 Preetisudha Meher 设计了一种“多米诺逻辑”（Domino Logic，一种用于快速计算机芯片的电子电路）系统，解决了这些问题。

以下是他们新设计工作原理的简单拆解，使用了日常类比：

问题所在：“过度热心的保安”与“漏水的桶”

在传统的快速电路（称为多米诺逻辑）中，存在两个主要问题：

保安之争（保持器冲突/Keeper Contention）： 想象一名保安（即“保持器”）的工作是守住一扇门，防止有人进入。但有时，一名工人（即“下拉网络”）需要打开这扇门让某些东西出去。在旧设计中，保安会试图在工人试图开门的同时死死按住门不让开。他们最终陷入了“摔跤”状态，这既浪费能量又降低了速度。
漏水的桶（亚阈值泄漏/Subthreshold Leakage）： 即使在工厂闲置时，盛水的桶也有许多微小的孔洞。水会慢慢滴出来。如果桶太大（输入端很多），水泄漏的速度会非常快，导致工厂出错。

解决方案：聪明的保安与加固的桶

作者提出了两个巧妙的修复方案来解决这些问题：

1. “聪明的保安”（自适应保持器控制/Adaptive Keeper Control）

与其使用一个总是试图守住门的保安，他们的保安变得聪明且具有条件性。

工作原理： 只有当工人没有试图开门时，保安才会介入并守住门。如果工人需要开门来完成工作，保安会立即让位，让他们通行。
结果： 不再有“摔跤赛”！这节省了大量能量，因为保安不再浪费电力去与工人对抗。这也让系统变得更快，因为门能在需要时立即打开。

2. “带有双底部的加固桶”（改进型下拉网络/Modified Pull-Down Network）

为了阻止漏水，他们改变了桶的结构。

工作原理： 他们没有使用单根管道排水，而是将两根管道上下堆叠，中间还加了一个特殊的阀门。这种“堆叠”产生了一种压力效应，能够自然地阻挡微小的泄漏。
转折点： 为了确保在需要时水流依然迅速，他们增加了第二条并行的管道。这就像高速公路上的备用车道。当主路径开启时，交通（电流）流动迅速；但当路径关闭时，堆叠的管道确保了泄漏量变得极小。
结果： 这个桶能更久地保持水量（更好的抗噪性），但当需要排空时，它的排空速度和以前一样快。

证明过程：“128 输入多路复用器”测试

为了证明其想法可行，作者不仅仅停留在理论层面；他们构建了一个庞大的测试案例。他们创建了一个 128 输入多路复用器（Multiplexer）。

类比： 想象一个巨大的交换机，上面有 128 条不同的电话线路。系统需要从中挑选一条线路连接到主电话。同时处理 128 条线路通常是非常混乱、缓慢且耗能的。
测试： 他们使用这种全新的“聪明保安”和“加固桶”设计构建了这个交换机，并将其与传统的标准设计进行了对比。

结果：他们发现了什么？

当他们在 90 纳米芯片设计上运行数据时，结果令人印象深刻：

功耗节省： 新设计使用的电量减少了 34%。这就像是在完成同样工作量的同时，支付了更低的电费。
抗噪性： 对外界噪音的忽略能力提升了 54%。如果有人在工厂附近大喊，新系统不会感到困惑；而旧系统可能会出错。
效率： 他们测量了“功率延迟积”（一个结合了速度与能量的分数）。新设计的得分提高了 33%，这意味着整体效率更高。
可靠性： 即使在温度变化或制造工艺不完美的情况下，新设计依然保持稳定。它不像旧设计那样容易崩溃。

总结

作者创造了一种更聪明的电子电路，它能阻止组件之间互相“打架”，并堵住了浪费能量的微小漏洞。通过这样做，他们使系统更快、功耗更低，且更难被噪音干扰。他们通过构建一个表现优于传统设计的 128 线交换机，证明了这一点在所有主要类别中都是有效的。

这是便携式设备和快速计算机领域的胜利，因为它能让设备运行得更凉爽，且单次电池充电的使用时间更长。

技术摘要：一种面向宽扇入应用的具有自适应保持器控制的高效能、高抗噪性多米诺逻辑架构

问题陈述
传统的多米诺逻辑（DLG）广泛应用于高速 VLSI 电路中，尤其是在宽扇入应用领域，因其相比静态逻辑具有更紧凑的布局和更低的寄生电容。然而，随着 CMOS 技术缩减至纳米级节点（如 90 nm），DLG 面临着严峻的挑战。电源电压和阈值电压（ $V_{th}$ ）的降低导致亚阈值漏电流显著增加，这会释放动态节点电荷、降低噪声容限并导致逻辑错误。此外，宽扇入门电路通过增加电荷共享以及下拉网络（PDN）与保持器晶体管之间的竞争，加剧了这些问题。虽然增大保持器尺寸可以提高噪声免疫力，但会在评估阶段引入严重的竞争电流，从而导致更高的功耗、增加延迟以及对工艺偏差的敏感性。现有的解决方案（如高速或条件保持器架构）通常在鲁棒性与速度之间进行权衡，或者面临过大的面积开销，亦或无法在大型扇入配置中充分抑制漏电流。

方法论
作者提出了一种改进的多米诺逻辑门（DLG）架构，旨在不牺牲评估速度的前提下，同时解决功耗、漏电和噪声抗性问题。该设计使用 Cadence Virtuoso 中的 90 nm CMOS 技术进行仿真，包含了两项主要创新：

条件保持器网络： 与在整个评估阶段都保持激活状态的传统静态保持器不同，所提出的架构采用了与时钟和数据相关的条件保持器。该网络仅在动态节点处于充电状态（表明不存在活跃的放电路径）且时钟处于评估阶段时被启用。当 PDN 中建立有效的放电路径时，保持器会立即被禁用。这种机制消除了有效逻辑转换期间保持器与 PDN 之间的竞争电流，从而在保持动态节点针对漏电和噪声的稳定性（当节点应保持高电平时）的同时，减少了动态功耗。
改进的下拉网络（PDN）： 为了减轻亚阈值漏电和电荷共享，PDN 被重新构建为堆叠式底部晶体管（footer transistor）配置。两个 NMOS 晶体管形成并联的评估路径，并与一个底部晶体管串联。该堆叠底部晶体管会诱发体效应（body effect），提升上层晶体管的源极电位并增加其有效阈值电压（ $V_{TH,eff}$ ），从而呈指数级抑制亚阈值漏电。为了抵消堆叠晶体管通常带来的延迟惩罚，设计中引入了一个并联晶体管以提供额外的放电路径，从而确保维持评估速度。

核心贡献

自适应保持器控制： 引入了由 $CLK \cdot \overline{PDN_{ON}}$ 定义的保持器使能条件，这完全抑制了有效放电事件期间的保持器-PDN 竞争。
漏电感知型 PDN 拓扑： 一种结合了用于通过体效应调制抑制漏电的堆叠底部晶体管和用于最小化评估电阻的并联路径的混合型 PDN 结构。
优化的权衡： 该架构在功率效率、噪声免疫力和速度之间实现了良好的平衡，专门针对宽扇入 OR 逻辑应用进行了优化。

结果
该设计针对多种现有的多米诺逻辑架构（包括 SFDLG、DFDLG、HSDLG、VCDLG、VRKDLG、DOINDLG、FDSTDLG 和 LPDLG）在 8、16、32 和 64 输入配置下进行了评估。针对 32 输入 OR 门的关键仿真结果如下：

功耗： 与传统的 SFDLG 相比，平均功耗降低了 34%。
噪声免疫力： 噪声容限（通过单位噪声增益平均值 UNA 测量）提高了 54%。
能量效率： 功率延迟积（PDP）和能量延迟积（EDP）均降低了 33%。
鲁棒性： 该设计表现出对工艺、电压和温度（PVT）变化更好的容忍度，与参考设计相比，延迟和功耗的标准差更低。
多路复用器实现： 实现了一个 128 位宽扇入的多路复用器以验证该方法。与传统的基于多米诺的多路复用器相比，所提出的设计实现了 32% 的功耗降低、21% 的噪声容限提升以及 32% 的 PDP 和 EDP 降低，而面积仅有微小的增加（1.102 倍）。

意义
论文声称，所提出的架构为当代高效能宽扇入动态逻辑应用（如存储器中的位线选择和超标量处理器的路径）提供了卓越的解决方案。通过有效地解耦噪声鲁棒性与竞争诱导功耗之间的权衡，该设计能够实现高性能逻辑门，使其在不产生显著面积或速度惩罚的情况下，对漏电和工艺变化具有韧性。128 位宽扇入多路复用器的成功实现进一步验证了所提出的自适应保持器和改进型 PDN 策略在复杂、大规模 VLSI 系统中的可扩展性和实际适用性。