PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization
PPAPlace introduce un modello surrogato differenziabile e guidato dal tempo, addestrato su etichette post-global-routing, che sfrutta l'attenzione dual-stream su grafi e spaziale per prevedere e ottimizzare le metriche di potenza, prestazioni e area (PPA) post-routing, migliorando significativamente il worst negative slack e il total negative slack rispetto ai baseline gerarchici senza richiedere il riaddestramento del circuito di test.
Articolo originale sotto licenza CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). Questa è una spiegazione generata dall'IA dell'articolo qui sotto. Non è stata scritta né approvata dagli autori. Per precisione tecnica, consulta l'articolo originale. Leggi il disclaimer completo
Immaginate di essere un architetto che cerca di costruire la città più efficiente possibile, ma invece di grattacieli e parchi, state disponendo minuscoli componenti elettronici su un chip di silicio microscopico. Questo è il mondo del posizionamento dei chip (chip placement), una fase critica nella produzione dei computer e dei telefoni che usiamo ogni giorno. L'obiettivo è disporre questi componenti in modo che l'elettricità possa viaggiare tra di essi il più velocemente possibile, usando la minima quantità di energia e spazio. Se la disposizione è disordinata, i segnali rimangono bloccati nel traffico, il chip si surriscalda e la batteria si scarica rapidamente. Per decenni, gli ingegneri hanno usato una semplice regola empirica per organizzare questi chip: cercano di minimizzare la lunghezza totale dei fili che collegano le parti. È come cercare di progettare una città assicurandosi semplicemente che le strade siano il più brevi possibile. Ma ecco il colpo di scena: il fatto che le strade siano brevi non significa che il traffico scorra fluidamente. A volte, una strada breve porta a un vicolo cieco o a un imbuto, causando l'ingorgo dell'intera città. Questo articolo esplora perché quella vecchia regola empirica spesso fallisce e introduce un modo nuovo e più intelligente per progettare questi micro-città.
I ricercatori, Ruogu Chen e Jie Han, hanno scoperto che il vecchio metodo di contare semplicemente la lunghezza dei fili è in realtà un pessimo predittore di quanto un chip funzionerà bene nel mondo reale. Hanno scoperto che ottimizzare per fili corti porta spesso a chip che sono più lenti e meno efficienti rispetto a quelli progettati con lo standard industriale di riferimento, Hier-RTLMP, e altri metodi precedenti basati sull'IA. Per risolvere questo problema, hanno costruito una "palla di cristallo" per i progettisti di chip. Questa palla di cristallo è un programma informatico speciale che può guardare il layout di un chip e prevedere esattamente quanto sarà veloce e quanta energia utilizzerà, ancora prima che il chip sia completamente costruito. A differenza dei tentativi precedenti che guardavano solo agli edifici grandi e importanti (chiamati macro), facendo supposizioni basate su bozze iniziali e approssimative, questo nuovo strumento guarda l'intera città, inclusi i piccoli edifici (le celle standard) e i modelli di traffico sulle strade.
Il segreto del loro nuovo strumento, chiamato PPAPlace, è che impara dai risultati dell' "esame finale" dei design dei chip. Inve di indovinare basandosi su schizzi iniziali, studia i risultati dopo che il chip è passato attraverso una simulazione completa di traffico e consumo energetico. Ciò gli permette di comprendere i veri colli di bottiglia che causano rallentamenti. Una volta addestrato, lo strumento non si limita a dare un punteggio; fornisce una mappa. Dice al progettista esattamente quale componente minuscolo spostare, e in quale direzione, per far sì che il chip funzioni più velocemente. Pensatelo come un GPS che non vi dice solo la rotta più breve, ma sterza attivamente la vostra auto attorno ai ingorghi in tempo reale.
Il team ha testato questo nuovo approccio su cinque diversi design di chip che lo strumento non aveva mai visto prima. I risultati sono stati impressionanti. Rispetto al metodo standard di riferimento ad alta tecnologia utilizzato nell'industria (Hier-RTLMP), il loro nuovo strumento ha migliorato la velocità del chip (misurata come "worst negative slack") del 22% e la sua efficienza temporale complessiva (misurata come "total negative slack") del 51%. Fondamentalmente, lo ha fatto senza far consumare più energia al chip o renderlo più difficile da costruire. Hanno dimostrato che, utilizzando questa guida intelligente basata sull'apprendimento, potevano superare costantemente il baseline gerarchico e altri metodi precedenti valutati, superando persino il forte approccio algoritmico di Re2MaP in media, provando che guardare l'immagine completa e imparare dal risultato finale è la chiave per costruire chip più veloci ed efficienti.
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