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PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization

O PPAPlace introduz um modelo substituto diferenciável e orientado pelo tempo, treinado com rótulos pós-roteamento global, que utiliza atenção de grafo e espacial de fluxo duplo para prever e otimizar métricas de potência, desempenho e área (PPA) pós-roteamento, melhorando significativamente o pior slack negativo (WNS) e o total de slack negativo (TNS) em relação aos baselines hierárquicos sem exigir o retreinamento do circuito de teste.

Autores originais: Ruogu Chen, Jie Han

Publicado 2026-08-17

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CC BY 4.0

Autores originais: Ruogu Chen, Jie Han

Artigo original sob licença CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta é uma explicação gerada por IA do artigo abaixo. Não foi escrita nem endossada pelos autores. Para precisão técnica, consulte o artigo original. Ler aviso legal completo

Imagine que você é um arquiteto tentando construir a cidade mais eficiente possível, mas em vez de arranha-céus e parques, você está organizando minúsculos componentes eletrônicos em um chip de silício microscópico. Este é o mundo do posicionamento de chips, uma etapa crítica na fabricação dos computadores e telefones que usamos todos os dias. O objetivo é organizar esses componentes para que a eletricidade possa viajar entre eles o mais rápido possível, usando a menor quantidade de energia e espaço. Se o arranjo for bagunçado, os sinais ficam presos no trânsito, o chip esquenta e a bateria descarrega rápido. Por décadas, engenheiros usaram uma regra prática simples para organizar esses chips: eles tentam minimizar o comprimento total dos fios que conectam as partes. É como tentar planejar uma cidade apenas garantindo que as estradas sejam o mais curtas possível. Mas aqui está a reviravolta: só porque as estradas são curtas não significa que o tráfego fluirá suavemente. Às vezes, uma estrada curta leva a um beco sem saída ou a um gargalo, causando um congestionamento em toda a cidade. Este artigo explora por que essa velha regra prática frequentemente falha e introduz uma maneira nova e mais inteligente de projetar esses chips microscópicos.

Os pesquisadores, Ruogu Chen e Jie Han, descobriram que o método antigo de apenas contar o comprimento dos fios é, na verdade, um péssimo preditor de quão bem um chip funcionará no mundo real. Eles descobriram que otimizar para fios curtos muitas vezes resulta em chips que são mais lentos e menos eficientes do que aqueles projetados com a linha de base padrão da indústria, o Hier-RTLMP, e outros métodos anteriores de IA. Para corrigir isso, eles construíram uma "bola de cristal" para projetistas de chips. Esta bola de cristal é um programa de computador especial que pode olhar para o layout de um chip e prever exatamente quão rápido ele rodará e quanta energia usará, mesmo antes do chip ser totalmente construído. Ao contrário de tentativas anteriores que olhavam apenas para os grandes e importantes edifícios (chamados de macros) e estimavam com base em rascunhos iniciais e grosseiros, esta nova ferramenta olha para a cidade inteira, incluindo as casas minúsculas (células padrão) e os padrões de tráfego nas estradas.

O ingrediente secreto de sua nova ferramenta, chamada PPAPlace, é que ela aprende com os resultados do "exame final" dos designs de chips. Em vez de adivinhar com base em esboços iniciais, ela estuda os resultados após o chip ter passado por uma simulação completa de tráfego e uso de energia. Isso permite que ela entenda os verdadeiros gargalos que causam lentidão. Uma vez que a ferramenta é treinada, ela não fornece apenas uma pontuação; ela fornece um mapa. Ela diz ao projetista exatamente qual componente minúsculo mover, e em qual direção, para fazer o chip rodar mais rápido. Pense nisso como um GPS que não apenas lhe diz a rota mais curta, mas que direciona ativamente seu carro para longe de congestionamentos em tempo real.

A equipe testou essa nova abordagem em cinco designs de chips diferentes que a ferramenta nunca tinha visto antes. Os resultados foram impressionantes. Comparado ao método de linha de base de alta tecnologia usado na indústria (Hier-RTLMP), a nova ferramenta melhorou a velocidade do chip (medida como "worst negative slack") em 22% e sua eficiência de tempo total (medida como "total negative slack") em 51%. Crucialmente, ela fez isso sem fazer o chip consumir mais energia ou se tornar mais difícil de construir. Eles mostraram que, ao usar esse guia inteligente baseado em aprendizado, poderiam superar consistentemente a linha de base hierárquica e outros métodos anteriores avaliados, superando até mesmo a forte abordagem algorítmica do Re2MaP em média, provando que olhar para o quadro completo e aprender com o resultado final é a chave para construir chips mais rápidos e eficientes.

Resumo Técnico: PPAPlace

Definição do Problema

O posicionamento de chips (chip placement) é uma etapa crítica do design físico que determina o desempenho, potência e área (PPA) de um chip. Enquanto os colocadores analíticos tradicionais e os métodos recentes de inteligência artificial (IA) frequentemente otimizam o Comprimento de Fio de Semi-Perímetro (HPWL) como o objetivo principal, benchmarks recentes (especificamente o ChiPBench) revelaram uma correlação próxima de zero entre o HPWL e métricas de tempo pós-roteamento, como o Pior Slack Negativo (WNS) e o Total de Slack Negativo (TNS). Consequentemente, colocadores baseados em IA otimizados para HPWL demonstraram degradar o PPA pós-roteamento em comparação com baselines hierárquicos.

As tentativas existentes de preencher essa lacuna usando preditores entre estágios enfrentam duas limitações significativas:

Fidelidade do Rótulo (Label Fidelity): Elas dependem de Análise de Tempo Estático (STA) pré-roteamento ou outras métricas pré-roteamento como rótulos de treinamento, que não refletem fielmente os rankings finais de tempo pós-roteamento.
Representação: Elas frequentemente representam o estado do posicionamento usando apenas as posições dos macros, descartando informações cruciais sobre a densidade de células padrão e a congestão de roteamento que, em última análise, governam o tempo.

Metodologia

O artigo propõe o PPAPlace, um modelo substituto (surrogate model) diferenciável e orientado ao tempo, que prevê o PPA pós-roteamento diretamente do estado completo de posicionamento de tamanho misto (macros e células padrão). A metodologia consiste em três componentes principais:

1. Análise de Fidelidade do Rótulo

Antes de projetar o preditor, os autores conduziram um estudo controlado em dez circuitos e quatro estágios de design (Pre-CTS, Post-CTS, Post-Global-Routing e Post-Detailed-Routing).

Descoberta: Os rótulos de tempo pré-roteamento (usados em trabalhos anteriores como o LaMPlace) mostraram baixa correlação com os rankings finais pós-roteamento.
Conclusão: Rótulos de Pós-Roteamento Global (Post-GRT) oferecem o melhor equilíbrio entre alta fidelidade ao tempo final (Spearman $\rho \approx 0,86$ ) e custo-benefício (0,20 horas por amostra vs. 3,7 horas para o Post-Detailed-Routing completo).

2. Preditor Diferenciável de Fluxo Duplo

O PPAPlace emprega uma arquitetura de rede neural de fluxo duplo treinada em rótulos Post-GRT para prever WNS, TNS, Potência e Área.

Fluxo Espacial: Uma Rede Neural Convolucional (CNN) processa uma representação de grade de $64 \times 64$ do posicionamento. Esta grade captura a densidade de células, a densidade de pinos, a ocupação de macros, proxies de congestão estilo RUDY e a densidade da caixa delimitadora (bounding box) de redes.
Fluxo de Grafo: Uma Rede de Atenção de Grafos (GAT) processa a netlist como um grafo onde os macros são nós. Ela codifica conectividade, dimensões de macros, razões de aspecto e extensões de redes (net spans).
Diferenciabilidade: Todo o pipeline, desde as coordenadas das células até a extração de características (usando aproximações diferenciáveis como Gaussian splatting e log-sum-exp) até a predição final por MLP, é totalmente diferenciável. Isso permite que os gradientes das métricas de tempo previstas fluam de ponta a ponta de volta para as coordenadas das células.

3. Implantação Guiada por Gradiente

O artigo introduz dois modos para explorar os gradientes do preditor:

PPAPlace-CoOpt: O substituto é injetado como um co-objetivo no loop de otimização analítica do DREAMPlace. Após uma fase de aquecimento, a função de perda total inclui os gradientes de WNS e TNS previstos, guiando a topologia global de ambos os macros e células padrão.
PPAPlace-Refine: Um passo de refinamento pós-posicionamento que aplica o gradiente descendente projetado a qualquer posicionamento legalizado convergido. Ele ajusta as posições dos macros para minimizar o objetivo de tempo do substituto, seguido pela legalização e reotimização de células padrão. Este modo não requer acesso aos mecanismos internos do colocador de origem.

Principais Contribuições

Estudo de Fidelidade de Rótulo: O artigo estabelece que o Pós-Roteamento Global é o estágio de supervisão mais econômico para a predição de PPA entre estágios, demonstrando que rótulos pré-roteamento são frequentemente enganosos.
Preditor de Fluxo Duplo Diferenciável: Uma arquitetura inovadora que combina atenção de grafo (conectividade da netlist) e convolução espacial (densidade/congestão) que opera no estado completo de posicionamento de tamanho misto. Ele alcança um Kendall's $\tau$ de 0,31 para o ranking de WNS, uma melhoria significativa sobre as baselines de macro-apenas e pré-roteamento (0,08).
Otimização Guiada por Gradiente: Duas estratégias de implantação (CoOpt e Refine) que utilizam gradientes de tempo de ponta a ponta para melhorar a qualidade do posicionamento sem necessidade de retreinamento em circuitos de teste.

Resultados Experimentais

O método foi avaliado em cinco circuitos mantidos fora do conjunto de treinamento do ChiPBench (excluindo o conjunto de treinamento) e comparado contra o baseline hierárquico RTLMP e outros métodos de estado da arte (DREAMPlace, LaMPlace, Re2MaP, etc.).

Ganhos de Desempenho: Usando a abordagem combinada CoOpt+Refine, o PPAPlace melhorou a média de WNS em 22% e TNS em 51% em relação ao baseline hierárquico.
Comparação: Superou todos os métodos anteriores avaliados, incluindo a abordagem algorítmica do Re2MaP.
Roteabilidade e Potência: As melhorias no tempo foram alcançadas preservando a roteabilidade (zero violações de regras de design) e mantendo o consumo de potência dentro de uma variação de 1–2%.
Generalização: O modelo demonstrou forte generalização zero-shot para circuitos com diferentes contagens de macros e até mesmo diferentes famílias de design (ex: CPUs Ariane não vistas no treinamento). Também mostrou uma correlação significativa, embora ligeiramente reduzida, quando aplicado a posicionamentos gerados por uma ferramenta diferente (RTLMP), indicando robustez através de distribuições de posicionamento.
Eficiência: O custo de treinamento offline é amortizado, e o tempo de inferência/refinamento adiciona um overhead mínimo (menos de 2,5x o tempo de execução padrão do DREAMPlace).

Significância

O artigo argumenta que a otimização do posicionamento exige ir além de proxies de comprimento de fio e métricas pré-roteamento. Ao validar que os rótulos de Pós-Roteamento Global fornecem um sinal confiável e construir um substituto diferenciável que captura tanto a conectividade quanto a congestão espacial, o PPAPlace demonstra que objetivos de tempo aprendidos e pós-roteamento podem guiar efetivamente a otimização do posicionamento.

O trabalho estabelece uma base principiológica para a seleção de estágios de supervisão em aprendizagem entre estágios e prova que substitutos diferenciáveis podem ser integrados em colocadores analíticos ou usados como refinamentos de pós-processamento para alcançar resultados de PPA de estado da arte sem a necessidade de avaliações de fluxo completo dispendiosas durante o loop de otimização.