🤖 machine learning

PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization

PPAPlace introduceert een differentieerbaar, timing-gestuurd surrogaatmodel dat getraind is op post-global-routing labels en gebruikmaakt van dual-stream graaf- en ruimtelijke aandacht om post-route power, performance en area (PPA) metrieken te voorspellen en te optimaliseren, wat de worst negative slack en total negative slack significant verbetert ten opzichte van hiërarchische baselines zonder dat hertraining op testcircuits vereist is.

Oorspronkelijke auteurs: Ruogu Chen, Jie Han

Gepubliceerd 2026-08-17

📖 4 min leestijd☕ Koffiepauze-leesvoer

CC BY 4.0

Oorspronkelijke auteurs: Ruogu Chen, Jie Han

Oorspronkelijk artikel gelicentieerd onder CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Dit is een AI-gegenereerde uitleg van het onderstaande artikel. Het is niet geschreven of goedgekeurd door de auteurs. Raadpleeg het oorspronkelijke artikel voor technische nauwkeurigheid. Lees de volledige disclaimer

Stel je voor dat je een architect bent die de meest efficiënte stad mogelijk probeert te bouwen, maar in plaats van wolkenkrabbers en parken, rangschik je minuscule elektronische componenten op een microscopische silicon chip. Dit is de wereld van chipplaatsing (chip placement), een cruciale stap in het maken van de computers en telefoons die we elke dag gebruiken. Het doel is om deze componenten zo te arrangeren dat elektriciteit zo snel mogelijk tussen hen kan reizen, met gebruik van de minste hoeveelheid energie en ruimte. Als de ordening rommelig is, raken de signalen verstrikt in het verkeer, loopt de chip heet en gaat de batterij snel leeg. Decennialang hebben ingenieurs een eenvoudige vuistregel gebruikt om deze chips te organiseren: ze proberen de totale lengte van de draden die de onderdelen verbinden te minimaliseren. Het is alsof je een stad probeert uit te leggen door er simpelweg voor te zorgen dat de wegen zo kort mogelijk zijn. Maar hier komt de wending: alleen omdat de wegen kort zijn, betekent dit niet dat het verkeer soepel doorstroomt. Soms leidt een korte weg tot een doodlopende weg of een flessenhals, waardoor de hele stad in een file terechtkomt. Dit artikel onderzoekt waarom die oude vuistregel vaak faalt en introduceert een nieuwe, slimmere manier om deze microscopische steden te ontwerpen.

De onderzoekers, Ruogu Chen en Jie Han, ontdekten dat de oude methode van het simpelweg tellen van draadlengtes eigenlijk een verschrikkelijke voorspeller is van hoe goed een chip in de echte wereld zal presteren. Ze ontdekten dat het optimaliseren voor korte draden vaak leidt tot chips die trager en minder efficiënt zijn dan chips die zijn ontworpen met de standaard industriële baseline, Hier-RTLMP, en andere eerdere AI-methoden. Om dit op te lossen, bouwden ze een "glazen bol" voor chipontwerpers. Deze glazen bol is een speciaal computerprogramma dat naar een chip-layout kan kijken en precies kan voorspellen hoe snel deze zal draaien en hoeveel stroom hij zal verbruiken, nog voordat de chip volledig is gebouwd. In tegen tegenstelling tot eerdere pogingen die alleen naar de grote, belangrijke gebouwen (genaamd macros) keken en gokten op basis van vroege, ruwe schetsen, kijkt dit nieuwe hulpmiddel naar de hele stad, inclusief de kleine huisjes (standard cells) en de verkeerspatronen op de wegen.

Het geheime ingrediënt van hun nieuwe hulpmiddel, genaamd PPAPlace, is dat het leert van de resultaten van het "eindexamen" van chipontwerpen. In plaats van te gokken op basis van vroege schetsen, bestudeert het de resultaten nadat de chip een volledige simulatie van verkeer en stroomverbruik heeft doorlopen. Dit stelt het in staat om de werkelijke knelpunten te begrijpen die vertragingen veroorzaken. Zodra het hulpmiddel is getraind, geeft het niet alleen een score; het geeft een kaart. Het vertelt de ontwerper precies welk minuscuul onderdeel hij moet verplaatsen, en in welke richting, om de chip sneller te laten draaien. Denk aan een GPS die je niet alleen de kortste route vertelt, maar je ook actief om files heen stuurt in realtime.

Het team testte deze nieuwe aanpak op vijf verschillende chipontwerpen die het hulpmiddel nog nooit eerder had gezien. De resultaten waren indrukwekkend. Vergeleken met de standaard, hoogtechnologische baseline-methode die in de industrie wordt gebruikt (Hier-RTLMP), verbeterde hun nieuwe hulpmiddel de snelheid van de chip (gemeten als "worst negative slack") met 22% en de algehele timing-efficiëntie (gemeten als "total negative slack") met 51%. Cruciaal was dat dit gebeurde zonder dat de chip meer stroom verbruikte of moeilijker te bouwen werd. Ze lieten zien dat ze door dit slimme, op leren gebaseerde gids te gebruiken, consequent de hiërarchische baseline en andere geëvalueerde eerdere methoden konden overtreffen, waarbij zelfs de sterke algoritmische aanpak van Re2MaP gemiddeld werd overtroffen. Dit bewees dat het kijken naar het hele plaatje en leren van de uiteindelijke uitkomst de sleutel is tot het bouwen van snellere, efficiëntere chips.

Technische Samenvatting: PPAPlace

Probleemstelling

Chipplaatsing (chip placement) is een cruciale stap in het fysieke ontwerp die de prestaties, het vermogen en de oppervlakte (PPA) van een chip bepaalt. Terwijl traditionele analytische placers en recente AI-methoden vaak de half-perimeter draadlengte (HPWL) als primaire doelstelling optimaliseren, hebben recente benchmarks (specifiek ChiPBench) aangetoond dat er een bijna nulcorrelatie bestaat tussen HPWL en post-route timing-metrieken zoals Worst Negative Slack (WNS) en Total Negative Slack (TNS). Als gevolg hiervan hebben AI-gebaseerde placers die geoptimaliseerd zijn voor HPWL een verslechterde post-route PPA laten zien vergeleken met hiërarchische baselines.

Bestaande pogingen om deze kloof te overbruggen met behulp van cross-stage voorspellers kampen met twee significante beperkingen:

Labelgetrouwheid (Label Fidelity): Ze vertrouwen op pre-route Static Timing Analysis (STA) of andere pre-route metrieken als trainingslabels, die de uiteindelijke post-route timing-rangschikking niet getrouw weergeven.
Representatie: Ze representeren de plaatsingstoestand vaak alleen met macro-posities, waarbij cruciale informatie over standaardcel-dichtheid en routing-congestie wordt genegeerd, wat uiteindelijk de timing bepaalt.

Methodologie

Het paper stelt PPAPlace voor, een timing-gestuurd, differentieerbaar surrogaatmodel dat post-route PPA direct voorspelt vanuit de volledige mixed-size plaatsingstoestand (macro's en standaardcellen). De methodologie bestaat uit drie kerncomponenten:

1. Analyse van Labelgetrouwheid

Voordat de voorspeller werd ontworpen, voerden de auteurs een gecontroleerde studie uit over tien circuits en vier ontwerpfases (Pre-CTS, Post-CTS, Post-Global-Routing en Post-Detailed-Routing).

Bevinding: Pre-route timing-labels (gebruikt in eerdere werken zoals LaMPlace) vertoonden een slechte correlatie met de uiteindelijke post-route rangschikkingen.
Conclusie: Post-Global-Routing (Post-GRT) labels bieden de beste balans tussen een hoge getrouwheid aan de uiteindelijke timing (Spearman $\rho \approx 0,86$ ) en kosteneffectiviteit (0,20 uur per sample versus 3,7 uur voor volledige Post-Detailed-Routing).

2. Dual-Stream Differentiabele Voorspeller

PPAPlace maakt gebruik van een dual-stream neuraal netwerkarchitectuur die getraind is op Post-GRT labels om WNS, TNS, Vermogen en Oppervlakte te voorspellen.

Spatial Stream: Een Convolutional Neural Network (CNN) verwerkt een $64 \times 64$ grid-representatie van de plaatsing. Dit grid legt cel-dichtheid, pin-dichtheid, macro-bezetting, RUDY-stijl congestie-proxies en net bounding box-dichtheid vast.
Graph Stream: Een Graph Attention Network (GAT) verwerkt de netlijst als een graaf waarbij macro's knopen zijn. Het codeert connectiviteit, macro-dimensies, aspect ratio's en net-spans.
Differentieerbaarheid: De gehele pijplijn, van celcoördinaten tot feature extractie (met behulp van differentieerbare benaderingen zoals Gaussian splatting en log-sum-exp) tot de uiteindelijke MLP-voorspelling, is volledig differentieerbaar. Dit maakt het mogelijk dat gradiënten van de voorspelde timing-metrieken end-to-end terugstromen naar de celcoördinaten.

3. Gradiënt-gestuurde Implementatie

Het paper introduceert twee modi om de gradiënten van de voorspeller te exploiteren:

PPAPlace-CoOpt: Het surrogaatmodel wordt geïnjecteerd als een co-doelstelling in de analytische optimalisatie-loop van DREAMPlace. Na een warm-up fase bevat de totale loss-functie de voorspelde WNS- en TNS-gradiënten, wat de globale topologie van zowel macro's als standaardcellen stuurt.
PPAPlace-Refine: Een post-placement verfijningsstap die projected gradient descent toepast op elke geconvergeerde legale plaatsing. Het past de macro-posities aan om de surrogaat timing-doelstelling te minimaliseren, gevolgd door legalisatie en standaardcel-re-optimalisatie. Deze modus vereist geen toegang tot de interne mechanica van de bron-placer.

Belangrijkste Bijdragen

Labelgetrouwheid Studie: Het paper stelt vast dat Post-Global-Routing de meest kosteneffectieve supervisiefase is voor cross-stage PPA-voorspelling, waarbij wordt aangetoond dat pre-route labels vaak misleidend zijn.
Differentiabele Dual-Stream Voorspeller: Een nieuwe architectuur die graph attention (netlijst-connectiviteit) en spatial convolution (dichtheid/congestie) combineert en opereert op de volledige mixed-size plaatsingstoestand. Het bereikt een Kendall's $\tau$ van 0,31 voor de WNS-rangschikking, een significante verbetering ten opzichte van de macro-alleen, pre-route baselines (0,08).
Gradiënt-gestuurde Optimalisatie: Twee implementatiestrategieën (CoOpt en Refine) die end-to-end timing-gradiënten gebruiken om de plaatsingskwaliteit te verbeteren zonder te trainen op testcircuits.

Experimentele Resultaten

De methode werd geëvalueerd op vijf held-out circuits uit de ChiPBench-suite (exclusief de trainingsset) en vergeleken met de hiërarchische RTLMP-baseline en andere state-of-the-art methoden (DREAMPlace, LaMPlace, Re2MaP, etc.).

Prestatiewinsten: Door de gecombineerde CoOpt+Refine aanpak verbeterde PPAPlace de gemiddelde WNS met 22% en de TNS met 51% ten opzichte van de hiërarchische baseline.
Vergelijking: Het presteerde beter dan alle geëvalueerde eerdere methoden, inclusclusief de algoritmische aanpak van Re2MaP.
Routability en Vermogen: De verbeteringen in timing werden bereikt terwijl de routability behouden bleef (nul design-rule-check overtredingen) en het vermogensverbruik binnen een variantie van 1–2% bleef.
Generalisatie: Het model vertoonde sterke zero-shot generalisatie naar circuits met verschillende macro-aantallen en zelfs verschillende design-families (bijv. Ariane CPU's die niet in de training voorkwamen). Het vertoonde ook een significante, zij het iets verminderde, correlatie wanneer het werd toegepast op plaatsingen gegenereerd door een andere tool (RTLMP), wat duidt op robuustheid over verschillende plaatsingsdistributies.
Efficiëntie: De offline trainingskosten zijn geamortiseerd, en de inferentie-/verfijningstijd voegt minimale overhead toe (minder dan 2,5x de standaard DREAMPlace runtime).

Betekenis

Het paper betoogt dat het optimaliseren van plaatsing vereist dat men verder kijkt dan draadlengte-proxies en pre-route metrieken. Door te valideren dat Post-GRT labels een betrouwbaar signaal bieden en door een differentieerbaar surrogaat te construeren dat zowel connectiviteit als ruimtelijke congestie vastlegt, laat PPAPlace zien dat geleerde, post-route timing-doelstellingen effectief de plaatsingsoptimalisatie kunnen sturen.

Het werk vestigt een principieel fundament voor het selecteren van supervisiefases in cross-stage learning en bewijst dat differentieerbare surrogaten kunnen worden geïntegreerd in analytische placers of kunnen worden gebruikt als post-processing verfijningen om state-of-the-art PPA-resultaten te behalen zonder de noodzaak voor dure volledige flow-evaluaties tijdens de optimalisatie-loop.