🤖 machine learning

PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization

PPAPlace introduit un modèle de substitution différentiable et piloté par le timing, entraîné sur des étiquettes post-routage global, qui exploite une attention double flux, à la fois graphique et spatiale, pour prédire et optimiser les métriques de puissance, de performance et de surface (PPA) post-routage, améliorant de manière significative le pire slack négatif (WNS) et le slack négatif total (TNS) par rapport aux bases de référence hiérarchiques sans nécessre de réentraînement du circuit de test.

Auteurs originaux : Ruogu Chen, Jie Han

Publié 2026-08-17

📖 4 min de lecture☕ Lecture pause café

CC BY 4.0

Auteurs originaux : Ruogu Chen, Jie Han

Article original sous licence CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Ceci est une explication générée par l'IA de l'article ci-dessous. Elle n'a pas été rédigée ni approuvée par les auteurs. Pour une précision technique, consultez l'article original. Lire la clause de non-responsabilité complète

Imaginez que vous soyez un architecte essayant de construire la ville la plus efficace possible, mais au lieu de gratte-ciel et de parcs, vous disposez de minuscules composants électroniques sur une puce de silicium microscopique. C'est le monde du placement de puces, une étape critique dans la fabrication des ordinateurs et des téléphones que nous utilisons chaque jour. L'objectif est de disposer ces composants de manière à ce que l'électricité puisse circuler entre eux aussi rapidement que possible, en utilisant le moins d'énergie et d'espace possible. Si l'arrangement est désordonné, les signaux se retrouvent coincés dans les embouteillages, la puce chauffe et la batterie se décharge rapidement. Pendant des décennies, les ingénieurs ont utilisé une règle empirique simple pour organiser ces puces : ils essaient de minimiser la longueur totale des fils reliant les pièces. C'est comme essayer d'aménager une ville en veillant simplement à ce que les routes soient les plus courtes possibles. Mais voici le revers de la médaille : le fait que les routes soient courtes ne signifie pas que le trafic circulera de manière fluide. Parfois, une route courte mène à une impasse ou à un goulot d'étranglement, provoいant un embouteillage dans toute la ville. Cet article explore pourquoi cette vieille règle empirique échoue souvent et introduit une nouvelle façon plus intelligente de concevoir ces villes microscopiques.

Les chercheurs, Ruogu Chen et Jie Han, ont découvert que l'ancienne méthode consistant à simplement compter la longueur des fils est en réalité un très mauvais prédicteur de la performance réelle d'une puce. Ils ont constaté que l'optimisation pour des fils courts conduit souvent à des puces plus lentes et moins efficaces que celles conçues avec la référence standard de l'industrie, Hier-RTLMP, et d'autres méthodes d'IA antérieures. Pour corriger cela, ils ont construit une « boule de cristal » pour les concepteurs de puces. Cette boule de cristal est un programme informatique spécial capable d'examiner l'agencement d'une puce et de prédire exactement à quelle vitesse elle fonctionnera et quelle énergie elle consommera, avant même que la puce ne soit entièrement construite. Contrairement aux tentatives précédentes qui ne regardaient que les grands bâtiments importants (appelés macros) et devinaient à partir de brouillons précoces et sommaires, ce nouvel outil examine la ville entière, y compris les petites maisons (cellules standards) et les schémas de circulation sur les routes.

La recette secrète de leur nouvel outil, appelé PPAPlace, est qu'il apprend des résultats de l'« examen final » des conceptions de puces. Au lieu de deviner à partir de croquis préliminaires, il étudie les résultats après que la puce a subi une simulation complète du trafic et de la consommation d'énergie. Cela lui permet de comprendre les véritables goulots d'étranglement qui causent les ralentissements. Une fois l'outil entraîné, il ne donne pas seulement un score ; il donne une carte. Il indique au concepteur exactement quel composant minuscule déplacer, et dans quelle direction, pour rendre la puce plus rapide. Imaginez cela comme un GPS qui ne vous indique pas seulement l'itinéraire le plus court, mais qui dirige activement votre voiture pour contourner les embouteillages en temps réel.

L'équipe a testé cette nouvelle approche sur cinq conceptions de puces que l'outil n'avait jamais vues auparavant. Les résultats sont impressionnants. Comparé à la méthode de référence technologique standard utilisée dans l'industrie (Hier-RTLMP), leur nouvel outil a amélioré la vitesse de la puce (mesurée par le « pire glissement négatif » ou worst negative slack) de 22 % et l'efficacité temporelle globale (mesurée par le « glissement négatif total » ou total negative slack) de 51 %. Crucialement, il l'a fait sans augmenter la consommation d'énergie de la puce ou la rendre plus difficile à construire. Ils ont démontré qu'en utilisant ce guide intelligent basé sur l'apprentissage, ils pouvaient systématiquement surpasser la référence hiérarchique et les autres méthodes évaluées antérieures, dépassant même l'approche algorithmique robuste de Re2MaP en moyenne, prouvant ainsi que regarder l'ensemble du tableau et apprendre du résultat final est la clé pour construire des puces plus rapides et plus efficaces.

Résumé Technique : PPAPlace

Énoncé du Problème

Le placement de puces est une étape critique de la conception physique qui détermine les performances, la puissance et la surface (PPA) d'une puce. Alors que les placeurs analytiques traditionnels et les récentes méthodes d'intelligence artificielle (IA) optimisent souvent la longueur de fil à demi-périmètre (HPWL) comme objectif principal, des benchmarks récents (spécifiquement ChiPBench) ont révélé une corrélation quasi nulle entre la HPWL et les métriques de timing post-routage, telles que le pire slack négatif (WNS) et le slack négatif total (TNS). Par conséquent, il a été démontré que les placeurs basés sur l'IA optimisés pour la HPWL dégradent le PPA post-routage par rapport aux bases hiérarchiques.

Les tentatives existantes pour combler ce fossé en utilisant des prédicteurs inter-étapes font face à deux limitations significatives :

Fidélité des Étiquettes (Labels) : Elles reposent sur l'analyse de timing statique (STA) pré-routage ou d'autres métriques pré-routage comme étiquettes d'entraînement, lesquelles ne reflètent pas fidèlement les classements finaux post-routage.
Représentation : Elles représentent souvent l'état du placement uniquement via les positions des macros, abandonnant ainsi des informations cruciales concernant la densité des cellules standards et la congestion de routage qui régissent ultimement le timing.

Méthodologie

L'article propose PPAPlace, un modèle de substitution (surrogate model) différentiable et piloté par le timing, qui prédit directement le PPA post-routage à partir de l'état complet du placement de tailles mixtes (macros et cellules standards). La méthodologie se compose de trois composantes clés :

1. Analyse de la Fidélité des Étiquettes

Avant de concevoir le prédicteur, les auteurs ont mené une étude contrôlée sur dix circuits et quatre étapes de conception (Pre-CTS, Post-CTS, Post-Global-Routing, et Post-Detailed-Routing).

Résultat : Les étiquettes de timing pré-routage (utilisées dans des travaux antérieurs comme LaMPlace) présentaient une faible corrélation avec les classements finaux post-routage.
Conclusion : Les étiquettes de Post-Global-Routing (Post-GRT) offrent le meilleur équilibre entre une haute fidélité au timing final (Spearman $\rho \approx 0,86$ ) et un coût-efficacité optimal (0,20 heure par échantillon contre 3,7 heures pour un Post-Detailed-Routing complet).

2. Prédicteur à Double Flux Différentiable

PPAPlace utilise une architecture de réseau de neurones à double flux entraînée sur des étiquettes Post-GRT pour prédire le WNS, le TNS, la Puissance et la Surface.

Flux Spatial : Un réseau de neurones convolutifs (CNN) traite une représentation en grille de $64 \times 64$ du placement. Cette grille capture la densité des cellules, la densité des broches (pins), l'occupation des macros, les proxys de congestion de type RUDY et la densité des boîtes englobantes (bounding boxes) des nets.
Flux de Graphe : Un réseau d'attention de graphe (GAT) traite le netlist comme un graphe où les macros sont des nœuds. Il encode la connectivité, les dimensions des macros, les rapports de forme (aspect ratios) et les étendues des nets.
Différentiabilité : L'ensemble du pipeline, des coordonnées des cellules à l'extraction de caractéristiques (en utilisant des approximations différentiables comme le Gaussian splatting et le log-sum-exp) jusqu'à la prédiction finale par MLP, est entièrement différentiable. Cela permet aux gradients des métriques de timing prédites de remonter de bout en bout jusqu'aux coordonnées des cellules.

3. Déploiement Guidé par le Gradient

L'article introduit deux modes pour exploiter les gradients du prédicteur :

PPAPlace-CoOpt : Le substitut est injecté comme un co-objectif dans la boucle d'optimisation analytique de DREAMPlace. Après une phase de chauffe (warm-up), la fonction de perte totale inclut les gradients de WNS et TNS prédits, guidant la topologie globale des macros et des cellules standards.
PPAPlace-Refine : Une étape de raffinement post-placement qui applique la descente de gradient projetée à tout placement légalisé convergent. Elle ajuste les positions des macros pour minimiser l'objectif de timing du substitut, suivi d'une légalisation et d'une ré-optimisation des cellules standards. Ce mode ne nécessite pas d'accès aux mécanismes internes du placeur source.

Contributions Clés

Étude de la Fidélité des Étiquettes : L'article établit que le Post-Global-Routing est l'étape de supervision la plus rentable pour la prédiction PPA inter-étapes, démontant que les étiquettes pré-routage sont souvent trompeuses.
Prédicteur à Double Flux Différentiable : Une architecture novatrice combinant l'attention de graphe (connectivité du netlist) et la convolution spatiale (densité/congestion) qui opère sur l'état complet du placement de tailles mixtes. Il atteint un Kendall's $\tau$ de 0,31 pour le classement WNS, une amélioration significative par rapport aux bases macro-uniquement et pré-routage (0,08).
Optimisation Guidée par le Gradient : Deux stratégies de déploiement (CoOpt et Refine) qui utilisent les gradients de timing de bout en bout pour améliorer la qualité du placement sans ré-entraînement sur les circuits de test.

Résultats Expérimentaux

La méthode a été évaluée sur cinq circuits de l'ensemble ChiPBench (exclus du jeu d'entraînement) et comparée à la base hiérarchique RTLMP ainsi qu'à d'autres méthodes de pointe (DREAMPlace, LaMPlace, Re2MaP, etc.).

Gains de Performance : En utilisant l'approche combinée CoOpt+Refine, PPAPlace a amélioré le WNS moyen de 22 % et le TNS de 51 % par rapport à la base hiérarchique.
Comparaison : Il a surpassé toutes les méthodes antérieures évaluées, y compris l'approche algorithmique de Re2MaP.
Routabilité et Puissance : Les améliorations de timing ont été obtenues tout en préservant la routabilité (zéro violation des règles de conception) et en maintenant la consommation d'énergie avec une variance de seulement 1 à 2 %.
Généralisation : Le modèle a démontré une forte généralisation "zero-shot" à des circuits avec des nombres de macros différents et même des familles de conception différentes (par exemple, les CPU Ariane non vus lors de l'entraînement). Il a également montré une corrélation significative, bien que légèrement réduite, lorsqu'appliqué à des placements générés par un autre outil (RTLMP), indiquant une robustesse à travers les distributions de placement.
Efficacité : Le coût d'entraînement hors ligne est amorti, et le temps d'inférence/raffinement ajoute un surcoût minimal (moins de 2,5x le temps d'exécution standard de DREAMPlace).

Signification

L'article soutient que l'optimisation du placement nécessite de dépasser les proxys de longueur de fil et les métriques pré-routage. En validant que les étiquettes Post-GRT fournissent un signal fiable et en construisant un substitut différentiable qui capture à la fois la connectivité et la congestion spatiale, PPAPlace démontre que des objectifs de timing appris et post-routage peuvent efficacement guider l'optimisation du placement.

Ce travail établit une base principielle pour la sélection des étapes de supervision dans l'apprentissage inter-étapes et prouve que les substituts différentiables peuvent être intégrés dans des placeurs analytiques ou utilisés comme raffinements post-traitement pour atteindre des résultats PPA de pointe sans nécessole d'évaluations de flux complets coûteux durant la boucle d'optimisation.