PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization
PPAPlace führt ein differenzierbares, zeitgesteuertes Surrogatmodell ein, das auf Post-Global-Routing-Labels trainiert wurde und durch dualen Graph- und Spatial-Attention-Mechanismus die Vorhersage und Optimierung von Post-Route-PPA-Metriken (Power, Performance und Area) ermöglicht, wodurch der Worst Negative Slack und der Total Negative Slack gegenüber hierarchischen Baselines signifikant verbessert werden, ohne dass ein Retraining des Testschaltkreises erforderlich ist.
Originalarbeit lizenziert unter CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). Dies ist eine KI-generierte Erklärung des untenstehenden Papers. Sie wurde nicht von den Autoren verfasst oder gebilligt. Für technische Genauigkeit konsultieren Sie das Originalpaper. Vollständigen Haftungsausschluss lesen
Stellen Sie sich vor, Sie sind ein Architekt, der versucht, die effizienteste Stadt der Welt zu bauen, aber anstatt Wolkenkratzer und Parks zu planen, ordnen Sie winzige elektronische Komponenten auf einem mikroskopischen Siliziumchip an. Dies ist die Welt des Chip-Placements, eines entscheidenden Schritts bei der Herstellung der Computer und Telefone, die wir jeden Tag benutzen. Das Ziel ist es, diese Komponenten so anzuordnen, dass der Strom so schnell wie möglich zwischen ihnen fließen kann, unter Verwendung von so wenig Energie und Platz wie möglich. Wenn die Anordnung chaotisch ist, bleiben die Signale im Verkehr stecken, der Chip wird heiß und der Akku ist schnell leer. Jahrzehntelang haben Ingenieure eine einfache Faustregel verwendet, um diese Chips zu organisieren: Sie versuchen, die Gesamtlänge der Drähte zu minimieren, die die Teile verbinden. Es ist, als würde man versuchen, eine Stadt so zu planen, dass die Straßen so kurz wie möglich sind. Aber hier ist die Wendung: Nur weil die Straßen kurz sind, bedeutet das nicht, dass der Verkehr reibungslos fließt. Manchmal führt eine kurze Straße zu einer Sackgasse oder einem Engpass, was die gesamte Stadt in einen Stau versetzt. Diese Arbeit untersucht, warum diese alte Faustregel oft versagt, und stellt eine neue, intelligentere Art vor, diese mikroskopischen Städte zu entwerfen.
Die Forscher Ruogu Chen und Jie Han entdeckten, dass die alte Methode, lediglich die Drahtlängen zu zählen, tatsächlich ein schlechter Vorhersagewert dafür ist, wie gut ein Chip in der realen Welt funktionieren wird. Sie fanden heraus, dass die Optimierung auf kurze Drähte oft zu Chips führt, die langsamer und weniger effizient sind als jene, die mit dem Standard-Branchen-Benchmark Hier-RTLMP und anderen bisherigen KI-Methoden entworfen wurden. Um dies zu beheben, bauten sie eine „Kristallkugel“ für Chip-Designer. Diese Kristallkugel ist ein spezielles Computerprogramm, das ein Chip-Layout betrachten und genau vorhersagen kann, wie schnell es laufen wird und wie viel Strom es verbrauchen wird, noch bevor der Chip vollständig gebaut ist. Im Gegensatz zu früheren Versuchen, die nur die großen, wichtigen Gebäude (genannt Macros) betrachteten und basierend auf frühen, groben Entwürfen schätzten, betrachtet dieses neue Werkzeug die gesamte Stadt, einschließlich der winzigen Häuser (Standardzellen) und der Verkehrsmuster auf den Straßen.
Das Geheimrezept ihres neuen Werkzeugs namens PPAPlace ist, dass es aus den Ergebnissen der „Abschlussprüfung“ von Chip-Designs lernt. Anstatt basierend auf frühen Skizzen zu raten, studiert es die Ergebnisse, nachdem der Chip eine vollständige Simulation von Verkehr und Stromverbrauch durchlaufen hat. Dies ermöglicht es ihm, die wahren Engpässe zu verstehen, die Verlangsamungen verursachen. Sob es trainiert ist, gibt das Werkzeug nicht nur eine Punktzahl an; es liefert eine Karte. Es sagt dem Designer genau, welche winzige Komponente er wohin bewegen muss, um den Chip schneller laufen zu lassen. Stellen Sie es sich wie ein GPS vor, das nicht nur die kürzeste Route angibt, sondern Ihr Auto aktiv um Verkehrsstaus herumsteuert.
Das Team testete diesen neuen Ansatz an fünf verschiedenen Chip-Designs, die das Werkzeug zuvor noch nie gesehen hatte. Die Ergebnisse waren beeindruckend. Im Vergleich zur standardmäßigen, hochtechnologischen Baseline-Methode, die in der Industrie verwendet wird (Hier-RTLMP), verbesserte ihr neues Werkzeug die Geschwindigkeit des Chips (gemessen als „worst negative slack“) um 22 % und die allgemeine Zeiteffizienz (gemessen als „total negative slack“) um 51 %. Entscheidend war, dass dies geschah, ohne dass der Chip mehr Strom verbraucht oder schwieriger zu bauen war. Sie zeigten, dass sie durch die Verwendung dieses intelligenten, lernbasierten Leitfadens konsistent die hierarchische Baseline und andere evaluierte bisherige Methoden übertreffen konnten, wobei sie sogar den starken algorithmischen Ansatz von Re2MaP im Durchschnitt übertrafen, was beweist, dass das Betrachten des Gesamtbildes und das Lernen aus dem Endergebnis der Schlüssel zum Bau schnellerer, effizienterer Chips ist.
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