PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization
PPAPlace는 테스트 회로의 재학습을 요구하지 않으면서도 계층적 베이스라인 대비 최악 부정적 슬랙(worst negative slack)과 총 부정적 슬랙(total negative slack)을 크게 개선하는, 포스트 글로벌 라우팅 레이블로 학습되어 이중 스트림 그래프 및 공간 어텐션을 활용해 라우팅 후 전력, 성능, 면적(PPA) 지표를 예측하고 최적화하는 미분 가능한 타이밍 주도형 대리 모델을 도입한다.
원본 논문은 CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) 라이선스로 제공됩니다. 이것은 아래 논문에 대한 AI 생성 설명입니다. 저자가 작성하거나 승인한 것이 아닙니다. 기술적 정확성을 위해서는 원본 논문을 참조하세요. 전체 면책 조항 읽기
당신이 가장 효율적인 도시를 건설하려는 건축가라고 상상해 보십시오. 하지만 고층 빌딩이나 공원 대신, 당신은 미세한 실리콘 칩 위에 아주 작은 전자 부품들을 배치하고 있습니다. 이것이 바로 칩 배치(chip placement)의 세계이며, 우리가 매일 사용하는 컴퓨터와 휴대폰을 만드는 데 있어 매우 중요한 단계입니다. 목표는 전기가 부품 사이를 최대한 빠르게 이동하면서도, 에너지와 공간을 최소한으로 사용하도록 배치하는 것입니다. 만약 배치가 엉망이라면, 신호가 교통 체증에 갇히고, 칩은 뜨거워지며, 배터리는 빨리 소모될 것입니다. 수십 년 동안 엔지니어들은 이 칩들을 정리하기 위해 하나의 간단한 경험칙을 사용해 왔습니다. 바로 부품들을 연결하는 전선의 총 길이를 최소화하는 것입니다. 이는 마치 도로를 최대한 짧게 만드는 것만 고려하여 도시를 설계하는 것과 같습니다. 하지만 여기 반전이 있습니다. 도로가 짧다고 해서 반드시 교통 흐로가 원활한 것은 아닙니다. 때로는 짧은 도로가 막다른 길이나 병목 현상을 초래하여 도시 전체를 마비시키기도 합니다. 이 논문은 왜 기존의 이 경험칙이 자주 실패하는지를 탐구하고, 더 똑똑한 방식의 새로운 설계법을 소개합니다.
연구자들인 루오구 첸(Ruogu Chen)과 지 한(Jie Han)은 단순히 전선 길이를 세는 기존 방식이 실제 세계에서 칩이 얼마나 잘 작동할지를 예측하는 데 있어 형편없는 지표라는 것을 발견했습니다. 그들은 전선을 짧게 만드는 데만 최적화하는 것이 업계 표준 베이스라인인 Hier-RTLMP나 다른 기존 AI 방식들로 설계된 칩보다 오히려 더 느리고 비효율적인 칩을 만든다는 것을 발견했습니다. 이를 해결하기 위해, 그들은 칩 설계자들을 위한 "수정구슬"을 만들었습니다. 이 수정구슬은 특수한 컴퓨터 프로그램으로, 칩 레이아웃을 보고 칩이 완전히 제작되기 전이라도 정확히 얼마나 빠르게 작동하고 전력을 얼마나 사용할지 예측할 수 있습니다. 큰 건물(매크로라고 불림)만을 보고 초기 초안을 바탕으로 추측했던 이전의 시도들과 달리, 이 새로운 도구는 도시 전체, 즉 아주 작은 집들(스탠다드 셀)과 도로 위의 교통 패턴까지 모두 살펴봅니다.
그들의 새로운 도구인 PPAPlace의 핵심 비결은 칩 설계의 "기말고사" 결과로부터 학습한다는 점입니다. 초기 스케치에 기반해 추측하는 대신, 이 도구는 교통량과 전력 사용량에 대한 전체 시뮬레이션을 거친 후의 결과를 연구합니다. 이를 통해 도구는 속도 저하를 일으키는 진정한 병목 구간이 무엇인지 이해할 수 있습니다. 일단 도구가 훈련되면, 단순히 점수만 주는 것이 아니라 지도를 제공합니다. 설계자에게 어떤 작은 부품을 어느 방향으로 움직여야 칩이 더 빠르게 작동할 수 있는지 정확히 알려줍니다. 이는 단순히 최단 경로를 알려주는 것이 아니라, 실시간으로 교통 체증을 피해 운전자를 안내하는 GPS와 같습니다.
연구팀은 이 새로운 접근 방식을 한 번도 본 적 없는 다섯 가지 서로 다른 칩 설계에 적용하여 테스트했습니다. 결과는 인상적이었습니다. 업계에서 사용되는 표준적인 하이테크 베이스라인 방식(Hier-RTLMP)과 비교했을 때, 이 새로운 도구는 칩의 속도(최악 음수 슬랙으로 측정)를 22% 향상시켰고, 전체 타이밍 효율성(총 음수 슬랙으로 측정)을 51% 개선했습니다. 결정적으로, 이 과정에서 칩의 전력 소모를 늘리거나 제작을 어렵게 만들지 않았습니다. 그들은 이 스마트한 학습 기반 가이드를 사용함으로써 계층적 베이스라인 및 평가된 다른 기존 방식들을 일관되게 능가할 수 있었으며, 평균적으로 강력한 알고리즘 방식인 Re2MaP마저 뛰어넘음으로써, 전체적인 그림을 보고 최종 결과로부터 배우는 것이 더 빠르고 효율적인 칩을 만드는 핵심임을 증명했습니다.
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