Transistors to transmons: large-scale cryogenic CMOS control of superconducting qubits

技术摘要：从晶体管到 Transmon —— 超导量子比特的大规模低温 CMOS 控制

问题陈述
实现实用化、容错性的超导量子计算机，需要将物理量子比特的数量从数千个扩展到数百万个。目前的控制架构依赖于通过大量布线连接到量子处理器的机架式室温电子设备（RTE）。随着量子比特数量的增加，这种方法会在布线密度、系统占地面积、成本和热负荷方面造成严重的瓶颈。具体而言，两量子比特控制通道（磁通偏置线）的数量远超单量子比特射频驱动通道的数量，这使得室温机架和互连组件的激增成为大规模集成的主要障碍。

方法论
作者提出了一种混合量子控制架构，通过在不同温度阶段划分功能来解决这些扩展挑战。

• 混合架构： 单量子比特控制、读取和经典处理保留在室温端；而高密度的两量子比特磁通控制则通过低温互补金属氧化物半导体（cryo-CMOS）专用集成电路（ASIC）移入低温环境。
• Cryo-CMOS 子系统： 该系统利用了采用 14nm FinFET 工艺制造的定制设计磁通控制 ASIC（FCA）。每个 16 通道的 FCA 集成了一个数字微处理器和一个三路 DAC 模拟前端（包括静态偏移、主 DAC 和精细 DAC），用于生成高精度的磁通偏置波形。
• 热制度： FCA 被安装在位于稀释制冷机 50 K 和 4 K 极板之间的专用中间温度阶段（“CTRL 阶段”），工作温度范围在 7 K 至 20 K 之间。这种布局利用了相比于毫开尔文（mK）阶段更高的可用冷却功率，同时保持了足够的噪声性能。
• 集成： FCAs 被封装进紧凑的低温控制模块（CCM）中，并通过高密度柔性互连连接至一个 156 量子比特的 Heron R2 量子处理器。该系统采用统一的软件栈，使低温控制器和室温控制器表现为协调的后端，从而允许在无需修改的情况下使用 Qiskit 等标准工具。
• 基准测试： 性能评估采用了随机基准测试（RB）、纯度基准测试（PB）和层保真度（LF）协议。在同一次降温过程中，将 cryo-CMOS 子系统与使用传统室温电子设备（RTE）控制的同一处理器子集进行了直接对比。

关键结果

• 门保真度： Cryo-CMOS 子系统实现了在 $10^{-3}$ 量级的两量子比特受控 Z（CZ）门误差。95 个受控耦合器中的中值每门误差（EPG）为 $2.2 \times 10^{-3}$，其中最佳个体 RB 结果为 $8.42 \times 10^{-4}$。
• 性能等效性： 在匹配门设置和脉冲均衡的情况下，cryo-CMOS 子系统展示了两量子比特门保真度与室温电子设备在统计学上不可区分。
• 热稳定性： 当 cryo-CMOS ASIC 温度在 7 K 至 20 K 之间进行扫描时，门性能保持稳定。虽然需要重新校准以在不同温度下维持最优保真度，但系统并未显示出由于操作温度升高而导致的相干性或门保真度的可测量退化。
• 噪声特性： 噪声分析表明，电子设备引入的磁通噪声并非当前门保真度的限制因素。主 DAC 的集成信噪比测量值为 $\le 100$ ppm，达到了未来容错运行的预期要求（目标误差率低于 $10^{-5}$）。
• 长期稳定性： 连续 40 小时的两量子比特 RB 显示，每日的漂移约为 $1 \times 10^{-4}$ EPG，这与在单量子比特射频子系统中观察到的漂移一致，证实了 cryo-CMOS 电子设备的鲁棒性。
• 可扩展性： 热建模表明，中间温度制度（接近 20 K）允许在不超出热极限的情况下，在单个稀释制冷机内支持数百个磁通控制通道，与基于机架的磁通控制相比，系统空间占用率提升了十倍。

意义与主张
本文确立了 cryo-CMOS 磁通控制作为大规模超导量子系统实用且可扩展的基础。作者声称，这种混合架构成功地将控制通道密度的扩展与室温布线及机架空间的约束解耦。通过证明可以在中间低温环境（7–20 K）下维持高保真度门操作且不产生衰减，这项工作验证了更致密、更紧凑的量子处理器路径。结果表明，未来的超导量子系统可以根据布线需求和热成本，而非假设所有电子设备都必须在毫开尔文温度下运行，来跨温度阶段分配控制功能。这种方法解决了如果不解决就会阻碍量子比特数量扩展到容错所需的数百万个所需的架构瓶颈。