A Security-Aware Nonlinearity Study of FPGA-Based Time-to-Digital Converters for Quantum Key Distribution Systems

Título: Estudio de No Linealidad Consciente de la Seguridad de Convertidores Tiempo-Digital (TDC) Basados en FPGA para Sistemas de Distribución de Claves Cuánticas (QKD)

1. El Problema

En los sistemas de Distribución de Claves Cuánticas (QKD), la precisión y linealidad de la medición del tiempo son críticas para identificar pares de fotones coincidentes y mantener una tasa de error de bits cuánticos (QBER) baja.

• Limitación actual: La no linealidad intrínseca en los TDC basados en FPGA (causada por distorsiones en las cadenas de transporte o carry-chains) suele tratarse como un problema de calibración posterior, corrigiéndose mediante promedios estadísticos o tablas de búsqueda (LUT) en software.
• La brecha de seguridad: En QKD, las distorsiones temporales deterministas y no uniformes (como bins de tiempo ultra-anchos o ceros) en el hardware crudo pueden afectar la ventana de coincidencia necesaria para aceptar eventos válidos. Si la no linealidad no se aborda a nivel físico, obliga a ampliar la ventana de coincidencia para evitar rechazar eventos válidos, lo que aumenta la tasa de coincidencias accidentales y, consecuentemente, el QBER, reduciendo la tasa de clave secreta y la seguridad del sistema.
• Contexto específico: En implementaciones donde los detectores y el TDC comparten referencias de reloj, la no linealidad puede no distribuirse uniformemente, haciendo que las métricas de precisión de un solo disparo (single-shot) bajo suposiciones aleatorias subestimen el error temporal en el peor de los casos.

2. Metodología

Los autores proponen un enfoque que combina un modelo analítico conservador con estrategias de mitigación a nivel de hardware (fabrica del FPGA), sin depender exclusivamente de la calibración estadística.

• Modelado Analítico:

  • Desarrollaron un modelo que vincula la incertidumbre temporal aleatoria ($\sigma_{TDC}$) y la no linealidad determinista (medida como el pico a pico de la No Linealidad Integral, $W_{INL,pp}$) con la expansión de la ventana de coincidencia efectiva ($\Delta t_{eff}$).
  • La ventana efectiva se define como $\Delta t_{eff} = \Delta t_0 + W_{INL,pp}$, asumiendo el peor de los casos donde la lógica de coincidencia debe tolerar la distorsión completa.
  • Utilizaron este modelo para cuantificar cómo la no linealidad aumenta la tasa de coincidencias accidentales y, por ende, el QBER y la reducción de la fracción de clave secreta.

• Estrategias de Mitigación a Nivel de Hardware:

  • Inyección de Retardo basada en LUT: Introdujeron inversores configurables en las rutas de señal dentro de la cadena de retardo. Esto permite "dar forma" a los retardos locales, convirtiendo bins de ancho cero o ultra-anchos en bins medibles y uniformes, mejorando la No Linealidad Diferencial (DNL) antes de la extracción de la función de transferencia.
  • Optimización con Restricciones de Ubicación (Placement Constraints): Aplicaron restricciones manuales de ubicación en el FPGA para:
    1. Mantener toda la cadena de retardo dentro de la misma región de reloj (evitando el cruce de regiones o Clock Region Crossing que causa skew).
    2. Alinear estrictamente los flip-flops de muestreo junto a la cadena de retardo correspondiente.
    3. Colocar los inversores LUT en las slices más cercanas a los puertos de muestreo.

• Validación Experimental:

  • Se implementaron y probaron dos diseños de TDC de código abierto (uno de cadena larga y otro corto) en un FPGA Zynq-7000 (Zynq-7020).
  • Se compararon las métricas de no linealidad cruda (DNL, INL) antes y después de la optimización, y se simuló el impacto en el QBER utilizando parámetros de detectores de fotones reales (SPAD y SNSPD).

3. Contribuciones Clave

1. Modelo Analítico Conservador: Derivaron un modelo que demuestra explícitamente cómo la no linealidad determinista cruda del TDC expande la ventana de coincidencia y degrada el QBER, tratándola como un parámetro de seguridad y no solo de rendimiento.
2. Mitigación a Nivel de Fabrica: Propusieron y validaron una técnica de hardware que utiliza inyección de retardos mediante LUT y restricciones de ubicación para corregir la no uniformidad física de la cadena de retardo, reduciendo la necesidad de calibración post-procesamiento.
3. Evaluación Cuantitativa en QKD: Demostraron, mediante simulación basada en datos medidos, que la reducción de la no linealidad cruda se traduce directamente en una mejora de la fracción de clave secreta, incluso con reducciones pequeñas en el QBER absoluto.

4. Resultados

• Mejora en No Linealidad:
  • En el diseño de cadena larga (TDC-1), la optimización redujo el rango de DNL en un 60% y el INL pico a pico en un 21%. La precisión de un solo disparo ($\sigma_{TDC}$) mejoró un 25% (de 14.7 ps a 10.9 ps).
  • En el diseño de cadena corta (TDC-2), se observaron reducciones del 14-16% en DNL e INL.
• Impacto en QBER y Clave Secreta:
  • La optimización redujo el QBER incremental inducido por el TDC. Para TDC-1, el pico de QBER bajó de 1.71% a 1.32% (reducción del 22.8%). Para TDC-2, bajó de 0.95% a 0.81% (reducción del 14.7%).
  • Significado en Seguridad: Aunque las reducciones de QBER parecen pequeñas en términos absolutos, al traducirse a la fracción de clave secreta (usando la aproximación BB84), se observaron ganancias relativas significativas:
    • TDC-1: Mejora del 14.2% en la fracción de clave secreta estimada.
    • TDC-2: Mejora del 3.7% en la fracción de clave secreta.

5. Significado e Implicaciones

Este trabajo cambia la perspectiva sobre el diseño de TDC para QKD:

• De "Calibración" a "Seguridad": Argumenta que la no linealidad cruda del FPGA no es solo un problema de precisión que se puede corregir con software, sino un factor de seguridad que afecta directamente la tasa de error y la viabilidad de la clave secreta.
• Diseño Consciente de la Seguridad: Sugiere que las implementaciones de QKD sensibles al tiempo deben considerar explícitamente la uniformidad física de la cadena de retardo durante la fase de diseño del hardware, en lugar de confiar únicamente en la calibración posterior.
• Eficiencia de Coste: Demuestra que es posible mejorar significativamente el rendimiento de seguridad utilizando FPGAs de bajo costo (como la serie Zynq-7000) mediante optimizaciones de colocación y lógica local, sin necesidad de hardware ASIC costoso.

En conclusión, el estudio establece que la no linealidad no calibrada de los TDC en FPGA tiene un impacto medible y crítico en la seguridad de los sistemas QKD, y que las estrategias de mitigación a nivel de hardware son efectivas para mejorar la tasa de clave secreta final.