⚛️ quantum physics

A Security-Aware Nonlinearity Study of FPGA-Based Time-to-Digital Converters for Quantum Key Distribution Systems

本論文は、量子鍵配送（QKD）システムにおける FPGA 基盤の時間デジタル変換器（TDC）の非線形性が誤り率に与える影響を分析し、LUT 補正や配置制約を用いたファブリックレベルの最適化手法により、統計的較正なしで積分非線形性を 14〜21% 改善し、秘匿鍵生成効率を向上させることを示しています。

原著者： Kun Qin, Carsten Trinitis

公開日 2026-04-02

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CC BY 4.0

原著者： Kun Qin, Carsten Trinitis

原論文は CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) でライセンスされています。 ✨ これは以下の論文のAI生成解説です。著者が執筆または承認したものではありません。技術的な正確性については原論文を参照してください。免責事項の全文を読む

🕵️‍♂️ 物語の舞台：量子暗号の「郵便局」

まず、**量子暗号（QKD）**とは何かを想像してください。
これは、アリスとボブという二人が、盗聴されないように「秘密の鍵」を交換する方法です。彼らは光（光子）という「手紙」をやり取りします。

アリスが「今、この瞬間に手紙を送った！」と発信します。
ボブは「今、手紙が届いた！」と受信します。
この**「送った瞬間」と「届いた瞬間」のズレ（時間差）**を正確に測ることで、二人が同じ手紙（同じ鍵）を持っているかを確認します。

この「時間差を測る装置」が、論文の主人公である**TDC（時間-デジタル変換器）**です。

🚧 問題点：安価な「時計」の歪み

通常、この精密な時計は高価な専用チップで作られますが、今回は**「FPGA」**という、プログラミングで自由に形を変えられる安価な「万能ブロック」を使おうとしています。

しかし、FPGA には**「歪み（非線形性）」**という欠点があります。

🍪 例え話：「歪んだクッキーの型」

FPGA の中にある時間測定回路は、まるで**「クッキーを切る型」**のようなものです。
理想的な型なら、すべてのクッキーが同じ大きさ（同じ時間幅）で切れます。

しかし、FPGA の物理的な構造（配線や回路）には、製造上のわずかなムラがあります。

一部のクッキーは**「巨大」**に（1 秒のつもりが 2 秒分になる）。
一部のクッキーは**「消えてしまう」**（0 秒の隙間ができる）。
一部のクッキーは**「極小」**になる。

これを**「非線形性（歪み）」**と呼びます。

⚠️ なぜこれが危険なのか？（セキュリティへの影響）

研究者たちは、この「歪み」を単なる「測定ミス」として後で計算で補正するだけではダメだと気づきました。

「歪んだクッキー」は、セキュリティの「窓」を広げてしまいます。

窓を広げる必要がある：
ボブが「手紙が届いた！」と判断するには、アリスのタイミングとある程度ズレても許容する「受け入れ窓（コインシデンス・ウィンドウ）」が必要です。
もしクッキー（時間区間）が歪んでいて「巨大なクッキー」が混じっていると、ボブは「もしかしたら、これは違う手紙（ノイズ）かもしれないが、巨大なクッキーのせいで同じ窓に入ってしまった」というリスクを避けるために、「受け入れ窓」を無理やり広くせざるを得なくなります。
ノイズが混入する：
窓を広くすると、本当の手紙だけでなく、「盗聴者のノイズ」や「誤った信号」も一緒に取り込んでしまいます。
これが増えると、「量子ビット誤り率（QBER）」というエラー率が上がり、結果として「安全な鍵を作れる量（秘密鍵率）」が激減してしまいます。

つまり、「安価な FPGA を使うと、歪みのせいでセキュリティが弱くなり、盗聴されやすくなる」というのがこの論文の核心です。

🔧 解決策：職人技による「手直し」

そこで、研究者たちは「後で計算で直す（校正）」のではなく、**「回路そのものを物理的に直す」**方法を提案しました。

🛠️ 例え話：「職人の手直し」

FPGA の回路は、ブロックを積み重ねて作られます。歪みが出ている場所を見つけると、職人が**「LUT（論理回路）」という小さな部品を挟み込んで、「意図的に少し遅延（時間）」**を与えます。

狭すぎる場所： 部品を挟んで「少し広げる」。
広すぎる場所： 配線を変えて「少し詰める」。
配置の整理： 部品がバラバラに配置されていると歪みが出やすいので、**「同じエリアに整然と並べる」**ように指示します。

これを**「LUT 支援による遅延整形」と呼びます。後から計算で直すのではなく、「最初からクッキーの形を均一にする」**というアプローチです。

📊 結果：小さな修正が大きな効果

この「手直し」を行った結果、以下のことが分かりました。

歪みの減少：
巨大なクッキーや消えたクッキーが大幅に減り、時間測定の精度が向上しました。
セキュリティの向上：
歪みが減ったおかげで、「受け入れ窓」を狭くしても大丈夫になりました。その結果、ノイズの混入が減り、「盗まれない秘密鍵」を生成できる量が 3.7%〜14.2% 増えました。

一見すると「たった数％の向上」に見えるかもしれませんが、量子暗号の世界では、この数％が**「通信が成立するか、破綻するか」**を分ける重要なラインです。

🎯 まとめ

この論文が伝えたいメッセージはシンプルです。

「量子暗号のようなセキュリティが命のシステムでは、安価な FPGA を使う際、単に『後で計算で直す』だけでは不十分です。回路の物理的な歪み（非線形性）そのものがセキュリティの弱点になります。そのため、回路の設計段階で『職人技』を使って歪みを物理的に直すことが、安全な通信には不可欠です。」

これは、**「完璧な時計を作るには、針の歪みまで直さなければならない」**という、ハードウェア設計における新しい視点を提供する研究です。

以下は、提示された論文「A Security-Aware Nonlinearity Study of FPGA-Based Time-to-Digital Converters for Quantum Key Distribution Systems（量子鍵配送システム向け FPGA 基盤時間 - 数字変換器のセキュリティ意識型非線形性研究）」の詳細な技術的サマリーです。

1. 問題の背景と課題

量子鍵配送（QKD）システムにおいて、単一光子検出器（SPD）からの光子到着時刻を正確に記録する「時間タグ付け」は、一致検出（コインシデンス）の信頼性と、最終的な量子ビット誤り率（QBER）に直接影響します。

既存の課題: FPGA 基盤の時間 - 数字変換器（TDC）は、コスト効率と柔軟性から QKD のエッジノードへの実装に適していますが、その内部の遅延配線（デリチェーン）には製造ばらつきや配線歪みに起因する**決定論的非線形性（Deterministic Nonlinearity）**が存在します。
従来のアプローチ: これまでの研究では、この非線形性は主に「較正（キャリブレーション）」や「事後補正（ポストプロセッシング）」の問題として扱われ、統計的な平均化やルックアップテーブル（LUT）による補正で解決されることが一般的でした。
本研究の視点: 本研究は、較正前の「生（Raw）」の非線形性が、QKD のセキュリティに直接関わる一致窓（Coincidence Window）の拡大やQBER の上昇を招く可能性を指摘しています。特に、較正で数値的に補正できても、ハードウェアレベルでの物理的な非均一性（極端に広いビンやゼロ幅のビン）は残存し、最悪ケースのタイミング誤差としてシステムに悪影響を及ぼすと考えられます。

2. 提案手法と方法論

本研究は、ハードウェアレベルでの物理的改善と、それを QKD メトリクスに反映させる保守的な解析モデルの両面からアプローチしています。

A. 保守的なシステムレベル解析モデル

ランダムなタイミング不確かさ（ジャイター）と、決定論的な非線形性（INL: 積分非線形性）を区別し、QKD パフォーマンスへの影響をモデル化しました。

一致窓の拡大: 決定論的なピークツーピーク INL（ $W_{INL,pp}$ ）を、一致論理が許容しなければならない最悪ケースの誤差として扱い、実効的な一致窓（ $\Delta t_{eff}$ ）を拡大させます。
QBER への影響: 拡大した一致窓は、偶然の一致（Accidental Coincidence）の増加を招き、結果として QBER を上昇させます。このモデルを用いて、TDC の非線形性が QBER に与える増加分（ $\Delta QBER_{TDC}$ ）を定量化しました。

B. ハードウェアレベルの緩和戦略（Fabric-level Mitigation）

統計的な較正に依存せず、FPGA の物理構造そのものを改善する 2 つの手法を提案しました。

LUT ベースの遅延注入（LUT-Based Delay Injection）:
- 遅延チェーンの特定部分に、LUT（ルックアップテーブル）を構成したインバータを挿入します。
- これにより、極端に狭い（ゼロ幅に近い）ビンや広いビンの幅を物理的に調整し、隣接するタップ間の遅延を再配分します。
- 目的は、生データ段階でのビン幅の不均一性をハードウェアレベルで平滑化することです。
配置制約による最適化（Placement-Constrained Optimisation）:
- FPGA 内のクロック領域（Clock Region）をまたぐ配線によるクロックスキew（Clock Skew）を避けるため、遅延チェーン全体を同一クロック領域内に配置する制約を適用します。
- 遅延チェーンに対応する DFF（フリップフロップ）を厳密に配列させ、配線依存性の不規則性を抑制します。

3. 実験評価

対象ハードウェア: 低コストな Zynq-7000 FPGA（Zynq-7020）を使用。
評価対象: 2 つのオープンソース TDC デザイン（TDC-1: 長鎖型 996 ビン、TDC-2: 短鎖型 4x96 ビン）を再現し、上記の最適化フローを適用しました。
評価条件: 較正を行わず、生データ（Raw Data）の非線形性を測定し、そのパラメータを QKD モデルに代入してシミュレーションを行いました。

4. 主要な結果

最適化前後の比較において、以下の改善が確認されました。

非線形性の低減:
- TDC-1（長鎖）: 積分非線形性（INL）のピークツーピーク値が最大で**21%改善、差分非線形性（DNL）の範囲が60%**縮小しました。単発精度（ $\sigma_{TDC}$ ）も 25% 向上しました。
- TDC-2（短鎖）: INL が14%、DNL が**16%**改善しました。
- 長鎖タイプの方が配線歪みの影響が大きいため、改善幅はより顕著でした。
QKD パフォーマンスへの波及効果:
- 最適化により、TDC に起因する QBER の増加分が減少しました（TDC-1 で最大 22.8% の相対減少、TDC-2 で 14.7%）。
- 秘匿鍵率（Secret Fraction）への寄与: 絶対値の QBER 減少は小さいように見えますが、BB84 プロトコルの秘匿鍵率計算式に代入すると、秘匿鍵率の相対的な向上が 3.7%〜14.2% 見られました。これは、QKD システムの実用性能において無視できない改善です。

5. 結論と意義

セキュリティ意識型ハードウェア設計の必要性: 従来の「較正で誤差を消す」というアプローチでは不十分であり、QKD においては**較正前の生非線形性（Raw Nonlinearity）**そのものがセキュリティパラメータ（一致窓の広さや QBER フロア）を決定づける重要な要因であることを実証しました。
物理層での対策の重要性: 統計的な事後処理に頼らず、FPGA の遅延配線構造を物理的に整形（LUT 注入や配置制約）することで、QKD システムのセキュリティマージンを向上させることが可能であることが示されました。
今後の展望: 本研究はモデルベースの解析ですが、将来的には自由空間 QKD などの実機実験を通じて、TDC の非理想性が実際の通信性能とセキュリティに与える影響をさらに検証する必要があると結論付けています。

この論文は、QKD 実装において FPGA-TDC の「生」の特性をセキュリティ観点から再評価し、ハードウェア設計段階での最適化が秘匿鍵生成効率の向上に直結することを示唆した重要な研究です。