A Security-Aware Nonlinearity Study of FPGA-Based Time-to-Digital Converters for Quantum Key Distribution Systems

Probleemstelling

In Quantum Key Distribution (QKD) systemen zijn nauwkeurige tijdsmetingen cruciaal voor het identificeren van samenvallende fotonen (coïncidenties). Traditioneel worden FPGA-gebaseerde Time-to-Digital Converters (TDC's) voornamelijk beschouwd als een kalibratieprobleem: de inherente niet-lineariteit wordt vaak opgelost via statistische correcties na de meting (post-processing).

De auteurs stellen echter dat deze aanpak tekortschiet voor QKD-toepassingen om de volgende redenen:

1. Deterministische Niet-lineariteit: FPGA's introduceren niet alleen willekeurige jitter, maar ook deterministische niet-lineariteiten door onregelmatigheden in de vertragingstijd van de carry-chain (de hardware-structuur). Dit leidt tot "ultra-wide bins" (zeer brede tijdsintervallen) of "missing bins" (tijdsintervallen die niet worden gedetecteerd).
2. Veiligheidsimpact: In QKD beïnvloedt deze ruwe niet-lineariteit direct de grootte van het noodzakelijke coïncidentievenster. Een groter venster verhoogt de kans op "toevallige coïncidenties" (accidental coincidences), wat op zijn beurt de Quantum Bit Error Rate (QBER) verhoogt.
3. Scheve Verdeling: In veel QKD-opstellingen is de aankomsttijd van fotonen niet uniform verdeeld over de TDC-bins (bijvoorbeeld door synchronisatie met een laser). Hierdoor kunnen specifieke, slecht presterende bins vaker worden geraakt dan bij willekeurige tests, waardoor de ergste tijdsfouten (worst-case) onderbelicht blijven bij standaard kalibratie.

Methodologie

Het onderzoek combineert een conservatief analytisch model met hardware-optimalisatie op FPGA-niveau:

1. Analytisch Model:

   • De auteurs ontwikkelen een model dat de impact van zowel willekeurige jitter ($\sigma_{TDC}$) als deterministische niet-lineariteit (gemeten als piek-tot-piek Integral Non-Linearity, $W_{INL,pp}$) op de QKD-metrics berekent.
   • Het model stelt dat het effectieve coïncidentievenster ($\Delta t_{eff}$) moet worden vergroot met de maximale INL om geldige gebeurtenissen niet te verwerpen: $\Delta t_{eff} = \Delta t_0 + W_{INL,pp}$.
   • Een vergroot venster leidt tot een hogere rate aan toevallige coïncidenties, wat de QBER verhoogt en de hoeveelheid gegenereerde geheime sleutels (secret fraction) vermindert.

2. Hardware-Optimalisatie (Mitigatie):
   In plaats van te vertrouwen op softwarematige kalibratie, worden twee hardware-niveau strategieën voorgesteld om de fysieke vertraging in de FPGA te verbeteren:

   • LUT-gebaseerde vertraginginjectie: Er worden extra inverters en Look-Up Tables (LUT's) in de vertragingstijdlijn (delay line) geplaatst. Door de output van de carry-chain handmatig te routeren via een LUT-configureerde inverter voor de sampling flip-flop, kan de vertraging lokaal worden aangepast. Dit helpt om "nul-breedte" bins te elimineren en extreme breedtes te verminderen.
   • Plaatsspecifieke beperkingen (Placement Constraints): De auteurs gebruiken handmatige plaatsingsbeperkingen (LOC) om de gehele vertragingstijdlijn binnen hetzelfde clock-region te houden. Dit voorkomt clock-skew door het kruisen van clock-regions en zorgt ervoor dat de sampling flip-flops fysiek dicht bij hun respectievelijke vertragingselementen staan.

3. Validatie:
   De methoden worden getest op twee open-source TDC-ontwerpen (een lange keten en een korte keten) geïmplementeerd op een Zynq-7000 FPGA. De resultaten worden vergeleken met en zonder de optimalisaties, zonder gebruik te maken van statistische kalibratie.

Belangrijkste Bijdragen

• Veiligheidsbewust Model: Het introduceren van een model dat ruwe TDC-niet-lineariteit koppelt aan de QBER en de veilige sleutelsnelheid, in plaats van deze alleen als een prestatieprobleem te zien.
• Hardware-mitigatie: Een nieuwe aanpak om niet-lineariteit op te lossen door de fysieke delay-lijn in de FPGA te herschikken (LUT-injectie en plaatsing), in plaats van alleen post-processing.
• Empirisch Bewijs: Demonstratie dat deze hardware-optimalisaties leiden tot meetbare verbeteringen in de niet-lineariteit en een reductie in de bijdrage van de TDC aan de QBER.

Resultaten

De experimenten op de Zynq-7000 FPGA leverden de volgende resultaten op:

• Verbetering van Niet-lineariteit:
  • Bij de lange keten (TDC-1) nam de Integral Non-Linearity (INL) af met 21% en de Differential Non-Linearity (DNL) met 60% (piekwaarden).
  • Bij de korte keten (TDC-2) nam de INL af met 14% en de DNL met 16%.
  • De single-shot precisie ($\sigma_{TDC}$) verbeterde met 16-25%.
• Impact op QKD:
  • De optimalisatie leidde tot een reductie in de door de TDC veroorzaakte incrementele QBER.
  • Voor TDC-1 daalde de piek-QBER van 1,71% naar 1,32% (een reductie van maximaal 22,8%).
  • Voor TDC-2 daalde de QBER van 0,95% naar 0,81% (14,7% reductie).
• Geheime Sleutelfractie:
  • Hoewel de absolute QBER-reductie klein lijkt, heeft dit een significant effect op de geschatte fractie van de geheime sleutel (secret fraction).
  • De optimalisatie resulteerde in een verbetering van de secret fraction met 3,7% tot 14,2%, afhankelijk van het gebruikte TDC-ontwerp en de detectorparameters.

Betekenis en Conclusie

De studie concludeert dat ruwe FPGA-TDC-niet-lineariteit (zonder statistische kalibratie) een kritieke factor is voor de veiligheid en prestaties van QKD-systemen. Traditionele kalibratiemethoden maskeren vaak de fysieke oorsprong van deze fouten, wat kan leiden tot een onderschatting van de tijdsonzekerheid in kritieke scenario's.

Door de niet-lineariteit op hardware-niveau te mitigeren via LUT-injectie en strikte plaatsingsbeperkingen, kunnen QKD-systemen een smaller en nauwkeuriger coïncidentievenster gebruiken. Dit verlaagt de QBER en maximaliseert de gegenereerde geheime sleutelsnelheid. De auteurs bevelen aan dat toekomstige QKD-implementaties op FPGA's expliciet rekening houden met deze fysieke niet-lineariteiten tijdens het ontwerp, in plaats van alleen te vertrouwen op post-processing.