Time Domain Near Memory Computing Engine

Resumen Técnico: Motor de Computación Cerca de Memoria en el Dominio del Tiempo

Enunciado del Problema
El rápido crecimiento de las cargas de trabajo de IA ha intensificado la necesidad de arquitecturas de computación energéticamente eficientes, ya que el movimiento de datos a menudo consume significativamente más energía que el propio cálculo. Si bien las arquitecturas totalmente digitales ofrecen una escalabilidad robusta para cálculos de alta resolución, luchan con la eficiencia energética a precisiones inferiores a 8 bits. Por el contrario, la computación en memoria analógica (IMC) demuestra una eficiencia energética superior para cargas de trabajo de baja precisión, pero sufre de sobrecargas de potencia, área y diseño asociadas a los convertidores digitales a analógicos (DAC) y analógicos a digitales (ADC) periféricos. Además, los convertidores de datos en el dominio del voltaje enfrentan limitaciones fundamentales de escalado de potencia; mejorar la resolución en 1 bit típicamente requiere un aumento de 4× en la potencia debido a las restricciones del ruido térmico ($kT/C$) y al margen de voltaje reducido en tecnologías escaladas.

Metodología
Para abordar estos desafíos, este trabajo propone una arquitectura de computación cerca de memoria en el dominio del tiempo diseñada para operaciones de Multiplicación y Acumulación (MAC) de baja precisión. El sistema mantiene una interfaz compatible con lo digital mientras realiza la multiplicación en el dominio del tiempo. La metodología central implica:

1. Codificación de Entrada: Los vectores de entrada digitales se convierten en señales en el dominio del tiempo utilizando un generador de N pulsos (implementado mediante síntesis RTL). El número de pulsos generados es proporcional al código de entrada (por ejemplo, una entrada de 4 bits de 1111 genera 16 pulsos).
2. Conversión de Pesos: Los pesos digitales almacenados en SRAM se convierten en corrientes analógicas utilizando un DAC de control de corriente de 4 bits (CSDAC).
3. Multiplicación: La operación de multiplicación se realiza integrando la corriente de salida del DAC ($I_{DAC}$) durante la duración del pulso ($T_{pulse}$) generada por el generador de N pulsos sobre un capacitor. El voltaje resultante es $V_{MAC} = (I_{DAC} \cdot T_{pulse}) / C$.
4. Esquemas de Acumulación: Se investigan y comparan dos arquitecturas distintas para acumular estos productos en el dominio del tiempo:
   • Arquitectura I (Basada en Celdas de Retardo): Utiliza una cadena en cascada de inversores con escasez de corriente. El voltaje de cada operación MAC controla el retardo de una etapa subsiguiente. El retardo total de la cadena representa la suma acumulada.
   • Arquitectura II (Basada en Contadores): Mide el retardo de cada celda de multiplicación independientemente utilizando un contador. Las cuentas de retardo individuales se suman luego digitalmente. Este enfoque evita la cascada de etapas de retardo no lineales.

Contribuciones Clave

• Enfoque Híbrido en el Dominio del Tiempo: El artículo presenta una arquitectura novedosa que aprovecha la eficiencia energética de la computación analógica mientras mitiga la sobrecarga de los convertidores de datos en el dominio del voltaje de alta resolución al operar en el dominio del tiempo.
• Análisis de Doble Acumulación: Un análisis comparativo detallado de dos estrategias de acumulación: un enfoque de línea de retardo en cascada de alto rendimiento frente a un enfoque basado en contadores de alta linealidad.
• Co-diseño RTL-Analógico: El generador de N pulsos y los contadores se implementan mediante síntesis RTL para garantizar la portabilidad tecnológica, mientras que el DAC de control de corriente permanece en el dominio analógico.
• Implementación de Prototipo: Se implementó un prototipo de MAC 4×4 en un proceso de 65 nm con una alimentación de 1 V.

Resultados
El prototipo de MAC 4×4 propuesto opera a 40 MHz con un consumo de potencia de 42 µW, logrando una eficiencia energética de 7.62 TOPS/W.

• Compensación entre Linealidad y Rendimiento:
  • La arquitectura basada en contadores demuestra una linealidad superior, siguiendo de cerca la respuesta ideal porque evita la propagación de errores de retardo de una etapa a la siguiente. Sin embargo, sufre de ruido de cuantización temporal y requiere medición secuencial, lo que conduce a un rendimiento inferior y una mayor sobrecarga de control digital.
  • La arquitectura basada en celdas de retardo ofrece un mayor rendimiento y una menor sobrecarga de control al realizar la acumulación en un único evento de propagación. Sin embargo, los resultados de la simulación indican que a medida que aumenta la dimensión de la matriz, las características no lineales de las celdas de retardo en cascada se acumulan, causando una desviación significativa de la respuesta lineal ideal.
• Restricciones de Diseño: El sistema está limitado por el rango de operación lineal de los dispositivos PMOS de escasez de corriente (aprox. 300 mV). En consecuencia, la implementación actual se limita a una precisión de 4 bits.

Significado y Afirmaciones
El artículo afirma que la computación cerca de memoria en el dominio del tiempo ofrece una alternativa prometedora para cargas de trabajo de IA de baja precisión al eludir las limitaciones de escalado de potencia de los convertidores de datos en el dominio del voltaje. Los autores posicionan su trabajo como un paso hacia la IA de borde energéticamente eficiente, señalando que, si bien la resolución actual de 4 bits limita la aplicabilidad inmediata a tareas de alta precisión, la arquitectura proporciona una base para un escalado futuro.

Los autores reconocen modestamente que el diseño actual está limitado por problemas de linealidad en el enfoque basado en celdas de retardo y límites de resolución en el enfoque basado en contadores. No afirman una superioridad inmediata sobre todas las obras de vanguardia, sino que destacan que la arquitectura basada en celdas de retardo (utilizada para las métricas de rendimiento reportadas) proporciona un equilibrio favorable entre frecuencia de operación y sobrecarga de control. Se identifica el trabajo futuro como centrado en mejorar la linealidad mediante la optimización de polarización, celdas de retardo basadas en RC y técnicas de calibración para extender potencialmente la arquitectura a una operación de 8 bits.