Time Domain Near Memory Computing Engine

Resumo Técnico: Motor de Computação Próxima à Memória no Domínio do Tempo

Declaração do Problema
O crescimento rápido das cargas de trabalho de IA intensificou a necessidade de arquiteturas de computação energeticamente eficientes, pois o movimento de dados frequentemente consome significativamente mais energia do que o próprio cálculo. Enquanto arquiteturas totalmente digitais oferecem escalabilidade robusta para cálculos de alta resolução, elas lutam com eficiência energética em precisões abaixo de 8 bits. Por outro lado, a computação em memória analógica (IMC) demonstra eficiência energética superior para cargas de trabalho de baixa precisão, mas sofre com os sobrecargas de potência, área e design associadas aos Conversores Digital-Analógico (DACs) e Conversores Analógico-Digital (ADCs) digitais periféricos. Além disso, conversores de dados no domínio da tensão enfrentam limitações fundamentais de escalabilidade de potência; melhorar a resolução em 1 bit tipicamente requer um aumento de 4× na potência devido às restrições de ruído térmico ($kT/C$) e à redução da margem de tensão em tecnologias escaladas.

Metodologia
Para abordar esses desafios, este trabalho propõe uma arquitetura de computação próxima à memória no domínio do tempo projetada para operações de Multiplicação e Acumulação (MAC) de baixa precisão. O sistema mantém uma interface amigável ao digital enquanto realiza a multiplicação no domínio do tempo. A metodologia central envolve:

1. Codificação de Entrada: Vetores de entrada digitais são convertidos em sinais no domínio do tempo usando um gerador de N pulsos (implementado via síntese RTL). O número de pulsos gerados é proporcional ao código de entrada (por exemplo, uma entrada de 4 bits de 1111 gera 16 pulsos).
2. Conversão de Pesos: Pesos digitais armazenados em SRAM são convertidos em correntes analógicas usando um DAC de controle de corrente de 4 bits (CSDAC).
3. Multiplicação: A operação de multiplicação é realizada integrando a corrente de saída do DAC ($I_{DAC}$) sobre a duração do pulso ($T_{pulse}$) gerada pelo gerador de N pulsos em um capacitor. A tensão resultante é $V_{MAC} = (I_{DAC} \cdot T_{pulse}) / C$.
4. Esquemas de Acumulação: Duas arquiteturas distintas para acumular esses produtos no domínio do tempo são investigadas e comparadas:
   • Arquitetura I (Baseada em Célula de Atraso): Utiliza uma cadeia em cascata de inversores com escassez de corrente. A tensão de cada operação MAC controla o atraso de uma etapa subsequente. O atraso total da cadeia representa a soma acumulada.
   • Arquitetura II (Baseada em Contador): Mede o atraso de cada célula de multiplicação independentemente usando um contador. As contagens de atraso individuais são então somadas digitalmente. Esta abordagem evita a cascata de estágios de atraso não lineares.

Principais Contribuições

• Abordagem Híbrida no Domínio do Tempo: O artigo apresenta uma arquitetura inovadora que aproveita a eficiência energética da computação analógica, mitigando a sobrecarga de conversores de dados de alta resolução no domínio da tensão ao operar no domínio do tempo.
• Análise de Dupla Acumulação: Uma análise comparativa detalhada de duas estratégias de acumulação: uma abordagem de linha de atraso em cascata de alta vazão versus uma abordagem baseada em contador de alta linearidade.
• Co-Design RTL-Analógico: O gerador de N pulsos e os contadores são implementados usando síntese RTL para garantir portabilidade tecnológica, enquanto o DAC de controle de corrente permanece no domínio analógico.
• Implementação de Protótipo: Um protótipo MAC 4×4 foi implementado em um processo de 65 nm com uma alimentação de 1 V.

Resultados
O protótipo MAC 4×4 proposto opera a 40 MHz com um consumo de energia de 42 µW, alcançando uma eficiência energética de 7,62 TOPS/W.

• Compromisso entre Linearidade e Vazão:
  • A arquitetura baseada em contador demonstra superioridade em linearidade, seguindo de perto a resposta ideal porque previne a propagação de erros de atraso de uma etapa para a próxima. No entanto, sofre com ruído de quantização de temporização e requer medição sequencial, levando a menor vazão e maior sobrecarga de controle digital.
  • A arquitetura baseada em célula de atraso oferece maior vazão e menor sobrecarga de controle ao realizar a acumulação em um único evento de propagação. No entanto, os resultados de simulação indicam que, à medida que a dimensão da matriz aumenta, as características não lineares das células de atraso em cascata se acumulam, causando desvio significativo da resposta linear ideal.
• Restrições de Design: O sistema é limitado pela faixa de operação linear dos dispositivos PMOS com escassez de corrente (aproximadamente 300 mV). Consequentemente, a implementação atual é limitada a precisão de 4 bits.

Significado e Alegações
O artigo alega que a computação próxima à memória no domínio do tempo oferece uma alternativa promissora para cargas de trabalho de IA de baixa precisão, contornando as limitações de escalabilidade de potência dos conversores de dados no domínio da tensão. Os autores posicionam seu trabalho como um passo em direção à IA de borda energeticamente eficiente, observando que, embora a resolução atual de 4 bits limite a aplicabilidade imediata a tarefas de alta precisão, a arquitetura fornece uma base para escalonamento futuro.

Os autores modestamente reconhecem que o design atual é limitado por questões de linearidade na abordagem baseada em célula de atraso e limites de resolução na abordagem baseada em contador. Eles não alegam superioridade imediata sobre todas as obras mais avançadas, mas destacam que a arquitetura baseada em célula de atraso (usada para as métricas de desempenho relatadas) fornece um equilíbrio favorável entre frequência de operação e sobrecarga de controle. O trabalho futuro é identificado como focado em melhorar a linearidade através de otimização de polarização, células de atraso baseadas em RC e técnicas de calibração para potencialmente estender a arquitetura para operação de 8 bits.