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Time Domain Near Memory Computing Engine

Dieser Artikel stellt eine Zeitbereichs-Near-Memory-Computing-Architektur vor, die digitale Gewichte und Eingaben in Zeitbereichssignale für effiziente Low-Precision-MAC-Operationen umwandelt und dabei eine Energieeffizienz von 7,62 TOPS/W erreicht, während analoge und digitale Designkompromisse abgewogen werden, um den Peripherie-Overhead zu minimieren.

Ursprüngliche Autoren: Sarthak Antal, Steve Enosh

Veröffentlicht 2026-05-15

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CC BY 4.0

Ursprüngliche Autoren: Sarthak Antal, Steve Enosh

Originalarbeit lizenziert unter CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Dies ist eine KI-generierte Erklärung des untenstehenden Papers. Sie wurde nicht von den Autoren verfasst oder gebilligt. Für technische Genauigkeit konsultieren Sie das Originalpaper. Vollständigen Haftungsausschluss lesen

Stellen Sie sich vor, Sie führen eine belebte Küche. In einer traditionellen Küche muss der Koch (der Computerprozessor) ständig hin und her zur Speisekammer (dem Speicher) laufen, um Zutaten (Daten) zu holen, sie zu verarbeiten und dann zur nächsten Charge wieder zur Speisekammer zurückzulaufen. Dieses Hin- und Herlaufen verbraucht enorme Mengen an Energie und Zeit.

Dieser Artikel schlägt eine neue Art vor, die Küche zu betreiben: Near-Memory Computing (Rechnen in Speichernähe). Anstatt dass der Koch zur Speisekammer läuft, richten wir eine kleine Vorbereitungsstation direkt neben der Speisekammer ein. Die Zutaten sind bereits dort, sodass der Koch sofort mit dem Kochen beginnen kann, ohne den anstrengenden Lauf.

Die Autoren stellten jedoch fest, dass selbst mit der Vorbereitungsstation die Art und Weise, wie wir Zutaten messen und mischen, ineffizient sein kann. Sie schlagen zwei neue Methoden vor, das „Mischen" (die Mathematik) unter Verwendung von Zeit statt nur mit herkömmlicher Elektrizität durchzuführen.

Hier ist die Aufschlüsselung ihrer Idee mit einfachen Analogien:

Das Kernproblem: Die „Spannungs"-Engstelle

Normalerweise führen Computer Mathematik durch, indem sie die Höhe eines Wasserstands (Spannung) verändern. Wenn Sie sehr präzise sein wollen, müssen Sie winzige Unterschiede in der Wasserhöhe messen. Aber das Messen winziger Unterschiede erfordert riesige, energieintensive Pumpen und sehr große Eimer (Kondensatoren), um das Wasser stabil zu halten. Je präziser Sie werden wollen, desto exponentiell steigen die Energiekosten.

Die Lösung: Der „Zeit"-Schalter

Die Autoren sagen: „Warum die Höhe des Wassers messen? Messen wir lieber, wie lange das Wasser fließt."

Sie bauten ein System, bei dem:

Die Gewichte (Rezepte): Im Speicher gespeichert, werden diese durch ein spezielles Ventil (einen DAC) in einen stetigen Wasserstrom (Strom) umgewandelt.
Die Eingaben (Bestellungen): Diese werden in einen Timer umgewandelt. Anstatt einer bestimmten Wasserhöhe zählt das System, wie viele Sekunden das Ventil offen bleibt.
Die Multiplikation: Wenn Sie einen stetigen Wasserstrom haben und ihn für eine bestimmte Zeit fließen lassen, ist die insgesamt gesammelte Wassermenge das Ergebnis der Mathematik.
- Analogie: Stellen Sie sich vor, Sie füllen einen Eimer. Das „Rezept" bestimmt, wie weit der Hahn geöffnet ist. Die „Bestellung" bestimmt, wie lange Sie den Hahn offen lassen. Die gesamte Wassermenge im Eimer ist die Antwort.

Die zwei „Misch"-Methoden

Sobald das Wasser gesammelt ist, müssen sie die Ergebnisse vieler verschiedener Rezepte addieren. Sie testeten zwei Möglichkeiten, dies zu tun:

Methode 1: Die „Domino-Kette" (Delay-Cell-Architektur)

Funktionsweise: Stellen Sie sich eine Reihe von Dominosteinen vor. Der erste Stein fällt, was den zweiten auslöst, der den dritten auslöst. In diesem System steuert die Wassermenge, die von jedem Rezept gesammelt wird, wie schnell ein bestimmter Dominostein fällt.
Der Prozess: Sie stoßen den ersten Stein an, und er wandert die Reihe entlang. Die Gesamtzeit, die es dauert, bis der letzte Stein fällt, repräsentiert die Summe aller Rezepte.
Die Vorteile: Es ist unglaublich schnell. Sie stoßen einmal an, und die Antwort kommt fast sofort am anderen Ende heraus.
Die Nachteile: Wenn die Dominosteine nicht perfekt identisch sind (was sie im echten Leben selten sind), summieren sich kleine Fehler. Bis der letzte Stein fällt, kann die Zeitmessung etwas abweichen, was die endgültige Antwort bei großen, komplexen Berechnungen weniger genau macht.

Methode 2: Die „Stoppuhr-Mannschaft" (Counter-Based-Architektur)

Funktionsweise: Anstatt einer Domino-Kette stellen Sie sich ein Team von Personen vor, jede mit ihrer eigenen Stoppuhr.
Der Prozess: Sie bitten Person A, ihren Dominosteinfall zu timen und die Zahl aufzuschreiben. Dann bitten Sie Person B, ihren zu timen und aufzuschreiben. Sie addieren alle Zahlen auf einem Blatt Papier zusammen.
Die Vorteile: Da jeder unabhängig misst, verwirrt ein Fehler von Person A nicht die Messung von Person B. Die endgültige Summe ist sehr genau und „linear" (vorhersehbar).
Die Nachteile: Es ist langsamer. Sie müssen anhalten, eine Zahl aufschreiben, zur nächsten Person gehen und wiederholen. Es dauert mehr Zeit und erfordert mehr „Gehirnleistung" (Steuerlogik), um das Team zu managen.

Die Ergebnisse

Das Team baute einen kleinen Prototyp (eine 4x4-Küchenstation), um diese Ideen zu testen.

Geschwindigkeit: Sie schafften es, 40 Millionen Mal pro Sekunde (40 MHz) zu arbeiten.
Effizienz: Sie verwendeten sehr wenig Leistung (42 Mikrowatt).
Effizienz-Score: Sie erzielten einen Score von 7,62 TOPS/W.
- Übersetzung: Für jedes winzige Stück Energie, das sie verbrauchten, erhielten sie eine massive Menge an Rechenleistung. Dies ist viel besser als bei herkömmlichen digitalen Chips für Aufgaben mit geringer Präzision (wie sie bei grundlegender KI verwendet werden).

Das Fazit

Der Artikel behauptet, dass sie durch den Wechsel vom Messen der „Wasserhöhe" (Spannung) zum Messen der „Wasserflusszeit" einen Computerchip geschaffen haben, der für KI-Aufgaben viel energieeffizienter ist.

Wenn Sie Geschwindigkeit benötigen, ist die „Domino-Kette" großartig, wird aber bei komplexer Mathematik etwas unübersichtlich.
Wenn Sie Genauigkeit benötigen, ist das „Stoppuhr-Team" besser, aber es ist langsamer.

Die Autoren kommen zu dem Schluss, dass vorerst der Ansatz der „Domino-Kette" (Delay-Cell) für ihren Prototyp der Gewinner ist, da er schneller ist und weniger Steuerleistung benötigt, auch wenn er gewisse Grenzen hinsichtlich der erreichbaren Präzision hat. Sie planen, die Genauigkeitsprobleme in zukünftigen Versionen zu beheben.

Technischer Überblick: Near-Memory-Computing-Engine im Zeitbereich

Problemstellung
Das rapide Wachstum von AI-Workloads hat den Bedarf an energieeffizienten Computerarchitekturen verschärft, da die Datenbewegung oft deutlich mehr Energie verbraucht als die Berechnung selbst. Während vollständig digitale Architekturen eine robuste Skalierbarkeit für hochauflösende Berechnungen bieten, haben sie Schwierigkeiten mit der Energieeffizienz bei Präzision unter 8 Bit. Umgekehrt zeigt analoges In-Memory-Computing (IMC) eine überlegene Energieeffizienz für Workloads mit niedriger Präzision, leidet jedoch unter den Leistungs-, Flächen- und Design-Overheads, die mit peripheren Digital-Analog-Wandlern (DACs) und Analog-Digital-Wandlern (ADCs) verbunden sind. Darüber hinaus unterliegen Spannungsbereichs-Datenwandler fundamentalen Skalierungsgrenzen für die Leistung; eine Verbesserung der Auflösung um 1 Bit erfordert typischerweise eine 4-fache Erhöhung der Leistung aufgrund thermischer Rauschbeschränkungen ($kT/C$) und reduzierten Spannungsreserven in skalierten Technologien.

Methodik
Um diese Herausforderungen zu adressieren, schlägt diese Arbeit eine Near-Memory-Computing-Architektur im Zeitbereich vor, die für Multiply-and-Accumulate (MAC)-Operationen mit niedriger Präzision konzipiert ist. Das System behält eine digitalfreundliche Schnittstelle bei, führt die Multiplikation jedoch im Zeitbereich durch. Die Kernmethodik umfasst:

Eingabe-Codierung: Digitale Eingabevektoren werden mithilfe eines N-Impuls-Generators (implementiert via RTL-Synthese) in Signale im Zeitbereich umgewandelt. Die Anzahl der generierten Impulse ist proportional zum Eingabecode (z. B. erzeugt ein 4-Bit-Eingang von 1111 16 Impulse).
Gewichtskonvertierung: In SRAM gespeicherte digitale Gewichte werden mithilfe eines 4-Bit-Strom-steuernden DACs (CSDAC) in analoge Ströme umgewandelt.
Multiplikation: Die Multiplikationsoperation wird realisiert, indem der Ausgangsstrom des DACs ( $I_{DAC}$ ) über die Impulsdauer ( $T_{pulse}$ ), die vom N-Impuls-Generator erzeugt wird, auf einen Kondensator integriert wird. Die resultierende Spannung beträgt $V_{MAC} = (I_{DAC} \cdot T_{pulse}) / C$ .
Akkumulationsschemata: Zwei unterschiedliche Architekturen zur Akkumulation dieser Produkte im Zeitbereich werden untersucht und verglichen:
- Architektur I (Basis auf Verzögerungszellen): Verwendet eine kaskadierte Kette stromverhungelter Inverter. Die Spannung jeder MAC-Operation steuert die Verzögerung einer nachfolgenden Stufe. Die Gesamtverzögerung der Kette repräsentiert die akkumulierte Summe.
- Architektur II (Basis auf Zähler): Misst die Verzögerung jeder Multiplikationszelle unabhängig mithilfe eines Zählers. Die einzelnen Verzögerungszählungen werden dann digital summiert. Dieser Ansatz vermeidet das Kaskadieren nichtlinearer Verzögerungsstufen.

Hauptbeiträge

Hybrider Zeitbereichsansatz: Die Arbeit stellt eine neuartige Architektur vor, die die Energieeffizienz des analogen Computings nutzt, während sie den Overhead hochauflösender Spannungsbereichs-Wandler durch Betrieb im Zeitbereich mindert.
Analyse der dualen Akkumulation: Eine detaillierte vergleichende Analyse zweier Akkumulationsstrategien: ein durchsatzstarker, kaskadierter Verzögerungslinien-Ansatz versus ein hochlinearer, zählerbasierter Ansatz.
RTL-Analog-Co-Design: Der N-Impuls-Generator und die Zähler werden mittels RTL-Synthese implementiert, um Technologieportabilität sicherzustellen, während der stromsteuernde DAC im analogen Bereich bleibt.
Prototyp-Implementierung: Ein 4×4 MAC-Prototyp wurde in einem 65-nm-Prozess mit einer Versorgungsspannung von 1 V implementiert.

Ergebnisse
Der vorgeschlagene 4×4 MAC-Prototyp arbeitet bei 40 MHz mit einem Leistungsverbrauch von 42 µW und erreicht eine Energieeffizienz von 7,62 TOPS/W.

Trade-off zwischen Linearität und Durchsatz:
- Die zählerbasierte Architektur zeigt eine überlegene Linearität und folgt der idealen Antwort eng, da sie die Fortpflanzung von Verzögerungsfehlern von einer Stufe zur nächsten verhindert. Sie leidet jedoch unter Quantisierungsrauschen der Zeitbasis und erfordert eine sequenzielle Messung, was zu einem geringeren Durchsatz und einem höheren Overhead für die digitale Steuerung führt.
- Die verzögerungszellenbasierte Architektur bietet einen höheren Durchsatz und einen geringeren Steuerungs-Overhead, indem die Akkumulation in einem einzigen Fortpflanzungsvorgang erfolgt. Simulationsergebnisse zeigen jedoch, dass mit zunehmender Matrixdimension die nichtlinearen Eigenschaften der kaskadierten Verzögerungszellen sich akkumulieren und zu einer signifikanten Abweichung von der idealen linearen Antwort führen.
Designbeschränkungen: Das System ist durch den linearen Betriebsbereich der PMOS-Strom-verhungelnden Bauelemente begrenzt (ca. 300 mV). Folglich ist die aktuelle Implementierung auf 4-Bit-Präzision beschränkt.

Bedeutung und Behauptungen
Die Arbeit behauptet, dass Near-Memory-Computing im Zeitbereich eine vielversprechende Alternative für AI-Workloads mit niedriger Präzision darstellt, indem es die Skalierungsgrenzen für die Leistung von Spannungsbereichs-Datenwandlern umgeht. Die Autoren positionieren ihre Arbeit als einen Schritt hin zu energieeffizientem Edge-AI und stellen fest, dass die aktuelle 4-Bit-Auflösung die unmittelbare Anwendbarkeit auf hochpräzise Aufgaben zwar einschränkt, die Architektur jedoch eine Grundlage für zukünftige Skalierung bietet.

Die Autoren räumen bescheiden ein, dass das aktuelle Design durch Linearitätsprobleme im verzögerungszellenbasierten Ansatz und Auflösungsbeschränkungen im zählerbasierten Ansatz begrenzt ist. Sie beanspruchen keine unmittelbare Überlegenheit gegenüber allen State-of-the-Art-Arbeiten, heben jedoch hervor, dass die verzögerungszellenbasierte Architektur (die für die berichteten Leistungskennzahlen verwendet wurde) einen günstigen Kompromiss zwischen Betriebsfrequenz und Steuerungs-Overhead bietet. Als zukünftige Arbeit wird die Verbesserung der Linearität durch Bias-Optimierung, RC-basierte Verzögerungszellen und Kalibrierungstechniken identifiziert, um die Architektur potenziell auf 8-Bit-Betrieb zu erweitern.