A High-Throughput DSP-Free PRNG for FPGA based on Xoshiro128** and Integer Chaotic Mixing

En el mundo digital, muchos sistemas dependen de secuencias de números que parecen completamente aleatorios para funcionar correctamente. Estas secuencias son esenciales para asegurar las comunicaciones, simular sistemas físicos complejos y ejecutar protocolos criptográficos. Sin embargo, la aleatoriedad verdadera es difícil de generar con una máquina, por lo que los ingenieros utilizan algoritmos para crear números "pseudoaleatorios". Estos son secuencias deterministas que parecen aleatorias para un observador, pero que en realidad son producidas por un conjunto específico de reglas partiendo de una semilla inicial. El desafío para los diseñadores de hardware es crear estas secuencias de forma rápida y eficiente sin consumir demasiada potencia o ocupar demasiado espacio en un chip de computadora. Cuando estos generadores se construyen en chips especializados llamados FPGAs, que son hardware reconfigurable utilizado a menudo en sistemas embebidos, el objetivo es lograr una alta velocidad manteniendo el diseño pequeño y eficiente energéticamente, evitando el uso de componentes costosos y de alto consumo de potencia que suelen reservarse para cálculos matemáticos pesados.

Un equipo de investigadores de universidades de Irán ha desarrollado una nueva forma de construir tal generador que se ejecuta en una FPGA. Su trabajo se centra en la creación de un dispositivo que produce un flujo masivo de números de apariencia aleatoria sin utilizar las unidades matemáticas de alto rendimiento estándar que se encuentran en la mayoría de los chips. En lugar de depender de estos componentes especializados, que suelen estar limitados en número y consumen una potencia significativa, el equipo diseñó un sistema que utiliza únicamente compuertas lógicas básicas y registros de memoria estándar. El resultado es un generador que puede producir datos a una tasa de 5,82 gigabits por segundo, una velocidad que rivaliza con diseños mucho más complejos, mientras utiliza una cantidad muy pequeña de los recursos del chip y consume una potencia mínima.

El núcleo de este nuevo diseño es un enfoque híbrido que combina tres métodos diferentes de mezcla de números. El motor principal es un algoritmo bien conocido llamado Xoshiro128**, que actúa como la fuente principal de la secuencia. Este motor es eficiente y tiene un ciclo muy largo antes de repetirse, pero posee una estructura matemática predecible que podría ser explotada por un atacante hábil. Para solucionar esto, los investigadores añadieron dos capas adicionales de mezcla. La primera capa utiliza un proceso aditivo simple que desplaza los valores de una manera que crea un tipo de patrón diferente. La segunda capa utiliza un mapa de "tienda" (tent map), un método que estira y pliega los números, de forma similar a como un panadero podría plegar la masa, aunque en este caso el plegado ocurre a través de matemáticas de enteros simples en lugar de manipulación física. Estas capas están diseñadas para trabajar juntas para romper los patrones predecibles del motor principal, haciendo que el resultado final sea mucho más difícil de realizar ingeniería inversa.

Los investigadores construyeron este sistema utilizando una herramienta de síntesis de alto nivel, que traduce automáticamente una descripción de software de la lógica en el diseño físico del chip. Probaron el diseño en un tipo específico de chip conocido como Xilinx Zynq-7000. La implementación fue exitosa en cada métrica que importaba para las aplicaciones embebidas. El diseño final ocupó solo 934 bloques lógicos pequeños en el chip y utilizó 1.071 registros, una huella muy compacta. Crucialmente, utilizó cero de las unidades de procesamiento de señales digitales especializadas y cero bloques de memoria dedicada, demostrando que la generación de números aleatorios de alta velocidad es posible sin recuramente de estos recursos pesados. El sistema funcionó a una frecuencia de 181,82 megahertzios, entregando el alto rendimiento mencionado anteriormente. En términos de potencia, el chip consumió solo 29 milivatios de potencia dinámica durante su operación, una cifra que representa una estimación de límite inferior y sugiere que el diseño es extremadamente eficiente energéticamente.

Para asegurar que los números producidos fueran verdaderamente lo suficientemente aleatorios para un uso serio, el equipo sometió la salida a una batería de pruebas estadísticas rigurosas. Estas pruebas, que incluyen suites estándar utilizadas por agencias gubernamentales e investigadores independientes, comprueban la existencia de patrones, sesgos y correlaciones que indicarían una falta de aleatoriedad. El generador pasó cada una de las pruebas, incluyendo las más exigentes que buscan fallos sutiles en la secuencia. Los investigadores también analizaron qué tan sensible era el sistema a los cambios en sus condiciones iniciales. Encontraron que cambiar incluso un solo bit en la configuración inicial causaba que la salida divergiera completamente, una propiedad conocida como sensibilidad a las condiciones iniciales. Esto asegura que dos dispositivos que comienzan con semillas ligeramente diferentes produzcan secuencias enteramente diferentes, lo cual es vital para la seguridad.

El estudio también incluyó un desglose detallado de lo que cada parte del sistema contribuyó. Los investigadores encontraron que el motor principal Xoshiro128** ya era estadísticamente lo suficientemente fuerte como para pasar las pruebas por sí solo. Las capas añadidas no mejoraron la calidad estadística de los números, pero hicieron algo más importante: eliminaron la estructura matemática lineal que hacía que el motor principal fuera predecible. Al añadir estas capas, los investigadores hicieron que fuera significativamente más difícil para un atacante averiguar el estado interno del generador simplemente mirando la salida. Mientras que el motor principal por sí solo podía ser sometido a ingeniería inversa con relativa rapidez, el sistema híbrido completo requiere un esfuerzo mucho más complejo y laborioso para ser roto, asegurando efectivamente el generador contra ciertos tipos de ataques sin sacrificar la velocidad o la eficiencia.

Este trabajo sugiere que es posible construir generadores de números aleatorios de alto rendimiento para entornos con recursos limitados sin depender de componentes de hardware pesados. El diseño ofrece un compromiso práctico, equilibrando la velocidad, el uso de recursos y la seguridad. Aunque los investigadores señalan que los pasos matemáticos utilizados en la capa de plegado no son algebraicamente complejos, su combinación con las otras capas crea un sistema robusto. Los hallazgos indican que este enfoque es muy adecuado para sistemas embebidos donde el espacio y la potencia son primordiales, proporcionando una fuente confiable de aleatoriedad que puede integrarse en una amplia gama de dispositivos. Los investigadores han puesto su código y datos a disposición de otros para verificar y construir sobre ellos, asegurando que los resultados puedan ser reproducidos y el diseño pueda ser adaptado para necesidades futuras.