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ParasGB: A Graph Benchmark Suite for Parasitic Estimation on AMS Circuits

यह शोध पत्र ParasGB पेश करता है, जो कि टेप-आउट-प्रूवन डिजाइनों से बड़े पैमाने के, उच्च-निष्ठा वाले RC नेटवर्क वाली पहली ओपन-सोर्स बेंचमार्क सुइट है, ताकि एनालॉग और मिक्स्ड-सिग्नल सर्किट के लिए ग्राफ न्यूरल नेटवर्क-आधारित प्री-लेआउट पैरासिटिक अनुमान की चुनौतियों को संबोधित किया जा सके और पुनरुत्पादक मूल्यांकन को सक्षम बनाया जा सके।

मूल लेखक: Jiajun Zou, Jiawei Liu, Ao Liu, Junnong Tian, Yibin Zhang, Chengjie Liu, Yuxi Wang, Shan Shen, Wenhua Gu, Jun Yang, Wenjian Yu

प्रकाशित 2026-07-28

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CC BY 4.0

मूल लेखक: Jiajun Zou, Jiawei Liu, Ao Liu, Junnong Tian, Yibin Zhang, Chengjie Liu, Yuxi Wang, Shan Shen, Wenhua Gu, Jun Yang, Wenjian Yu

मूल पेपर CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) के तहत लाइसेंस किया गया है। ✨ नीचे दिए गए पेपर की यह व्याख्या AI से तैयार की गई है। इसे लेखकों ने न तो लिखा है, न इसका समर्थन किया है। तकनीकी सटीकता के लिए मूल पेपर देखें। पूरा डिस्क्लेमर पढ़ें

कल्पना कीजिए कि आप लेगो ब्रिक्स (LEGO bricks) से एक विशाल, जटिल शहर बना रहे हैं। योजना बनाने के शुरुआती चरणों में, आप स्केच बनाते हैं कि सड़कें, घर और पार्क कहाँ होने चाहिए। आप सोच सकते हैं, "यह सड़क छोटी दिखती है, इसलिए कारें इससे तेज़ी से गुज़रेंगी।" लेकिन वास्तविक दुनिया में, जब आप वास्तव में शहर बना लेते हैं, तो आपको एहसास होता है कि सड़कें आपकी सोच से अधिक संकरी हैं, वहां अप्रत्याशित ट्रैफिक लाइटें हैं, और नीचे की ज़मीन बहुत नरम (squishy) है, जो सब कुछ धीमा कर देती है। कंप्यूटर चिप्स की दुनिया में, इस "नरम ज़मीन" और "संकरी सड़कों" को पैरसिटिक्स (parasitics) कहा जाता है। ये छोटे, अवांछित विद्युत प्रभाव हैं—जैसे अदृश्य प्रतिरोध (resistance) और कैपेसिटेंस (capacitance)—जो तब घुस आते हैं जब एक चिप को भौतिक रूप से बनाया जाता है। ये प्रभाव एक तेज़, कुशल डिज़ाइन को एक सुस्त, अत्यधिक गर्म होने वाले मलबे में बदल सकते हैं।

दशकों से, चिप डिजाइनरों को इन पैरसिटिक्स को मापने के लिए प्रक्रिया के बिल्कुल अंत तक प्रतीक्षा करनी पड़ती है, जब वे महीनों और लाखों डॉलर खर्च करके भौतिक लेआउट बना चुके होते हैं। यदि चिप बहुत धीमी है, तो उन्हें इसे तोड़कर फिर से शुरू करना पड़ता है, जो बिल्कुल वैसा ही है जैसे यह महसूस करना कि आपका लेगो शहर मेज़ के लिए बहुत भारी है, लेकिन यह तब पता चलता है जब आपने हर एक ईंट को चिपका दिया है। यह "अनुमान लगाओ और जाँच करो" का एक धीमा और महंगा खेल है। हाल ही में, वैज्ञानिकों ने इन समस्याओं की भविष्यवाणी करने के लिए ग्राफ न्यूरल नेटवर्क (Graph Neural Networks - GNNs) नामक आर्टिफिशियल इंटेलिजेंस का उपयोग करना शुरू किया है। एक GNN को एक सुपर-स्मार्ट जासूस के रूप में सोचें जो ब्लूप्रिंट (स्कीमैटिक) को देखता है और अनुमान लगाने की कोशिश करता है कि एक भी ईंट बिछाने से पहले तैयार शहर कैसा दिखेगा, जिसमें छिपे हुए ट्रैफिक जाम भी शामिल होंगे। हालाँकि, अब तक कोई निष्पक्ष तरीका नहीं था जिससे यह परीक्षण किया जा सके कि ये AI जासूस वास्तव में अपने काम में कितने अच्छे हैं, क्योंकि हर कोई उन्हें प्रशिक्षित करने के लिए अलग-अलग, गुप्त ब्लूप्रिंट का उपयोग कर रहा था।

यह शोध पत्र ParasGB पेश करता है, जो इन AI जासूसों के लिए एक नया, ओपन-सोर्स "प्रशिक्षण मैदान" है। शोधकर्ताओं ने वास्तविक दुनिया के चिप डिज़ाइनों का एक विशाल, मानकीकृत पुस्तकालय बनाया है जिन्हें पहले ही सफलतापूर्वक बनाया और परीक्षण किया जा चुका है (एक प्रक्रिया जिसे "टेप-आउट" कहा जाता है)। उन्होंने इन वास्तविक चिप्स से सटीक विद्युत डेटा निकाला और उसे AI के लिए हल करने हेतु एक विशाल पहेली में बदल दिया। शोध पत्र पाता है कि जबकि मानक AI मॉडल इस कार्य में संघर्ष करते हैं—अक्सर इन विद्युत प्रभावों के आकार के अत्यधिक अंतर के कारण भ्रमित हो जाते हैं—विशेष रूप से चिप सर्किट के लिए डिज़ाइन किए गए मॉडल बहुत बेहतर प्रदर्शन करते हैं। लेखक दिखाते हैं कि इस नए बेंचमार्क का उपयोग करके, हम अंततः विभिन्न AI विधियों की निष्पक्ष रूप से तुलना कर सकते हैं और यह पहचान सकते हैं कि कौन से मॉडल वास्तव में डिजाइनरों को महंगी गलतियों के बिना तेज़, बेहतर चिप बनाने में मदद करने के लिए तैयार हैं।

ParasGB की कहानी

समस्या: मशीन में "भूत" (The Ghost in the Machine)

कल्पना कीजिए कि आप एक रेस कार डिजाइन कर रहे हैं। आप कागज़ पर एक आदर्श इंजन और एरोडायनामिक बॉडी बनाते हैं। लेकिन आपको यह नहीं पता कि आप जिस धातु का उपयोग करेंगे वह आपकी सोच से थोड़ी भारी होगी, या कार के चलते समय हवा उस पर अलग तरह से प्रहार करेगी। चिप डिजाइन में, ये "भूत" पैरसिटिक रेजिस्टेंस और कैपेसिटेंस हैं। रेजिस्टेंस (प्रतिरोध) बिजली को धीमा करने वाले घर्षण की तरह है, और कैपेसिटेंस (धारिता) विद्युत आवेश को सोखने वाले स्पंज की तरह है। आधुनिक चिप्स में, जो रेत के एक कण से भी छोटे होते हैं, ये प्रभाव बहुत बड़े होते हैं। ये सिग्नल की यात्रा में देरी का 80% तक हिस्सा हो सकते हैं।

पारंपरिक रूप से, डिज़ाइनर इन भूतों के बारे में तभी पता चलते हैं जब वे अपना भौतिक लेआउट पूरा कर लेते हैं। यदि चिप बहुत धीमी है, तो उन्हें फिर से डिज़ाइन करना पड़ता है, जो बिल्कुल वैसा ही है जैसे दौड़ शुरू होने के बाद रेस कार के इंजन को फिर से बनाना। यह चक्र धीमा और अविश्वसनीय रूप से महंगा है। इस शोध का लक्ष्य चिप बनने से पहले ही इन भूतों की भविष्यवाणी करना है, ताकि AI ब्लूप्रिंट को देखकर कह सके, "हे, यह तार बहुत संकरा होने वाला है, और वह हिस्सा बहुत गर्म हो जाएगा।"

गायब कड़ी: एक निष्पक्ष परीक्षण (The Missing Piece: A Fair Test)

कुछ समय से, शोधकर्ता इन पैरसिटिक्स की भविष्यवाणी करने के लिए AI मॉडल (विशेष रूप से ग्राफ न्यूरल नेटवर्क) बनाने की कोशिश कर रहे हैं। लेकिन एक बड़ी समस्या थी: यह देखने के लिए कि कौन सबसे अच्छा है, कोई सामान्य परीक्षण नहीं था। यह पाँच अलग-अलग ड्राइविंग स्कूलों के होने जैसा था, जिनमें से प्रत्येक अपने छात्रों का परीक्षण एक अलग, गुप्त ट्रैक पर कर रहा था। कुछ ने छोटे ट्रैक का उपयोग किया, कुछ ने बड़े ट्रैक्स का; कुछ में मिट्टी थी, कुछ में बर्फ थी। एक मानक ट्रैक के बिना, आप यह नहीं बता सकते थे कि छात्र एक अच्छा ड्राइवर है या केवल भाग्यशाली है।

शोध पत्र का तर्क है कि पिछले प्रयास इसलिए अटक गए क्योंकि वे छोटे, पुराने या निजी डेटा पर निर्भर थे। आप खिलौना कारों पर प्रशिक्षण देकर विश्व स्तरीय AI नहीं बना सकते। शोधकर्ताओं को इन मॉडलों को निष्पक्ष रूप से प्रशिक्षित और परीक्षण करने के लिए वास्तविक, काम करने वाले चिप्स से एक विशाल, उच्च-गुणवत्ता वाले डेटासेट की आवश्यकता थी।

समाधान: ParasGB

यहाँ ParasGB आता है। लेखकों ने इस विशिष्ट कार्य के लिए पहला ओपन-सोर्स बेंचमार्क सूट बनाया है। उन्होंने उन वास्तविक चिप्स से डेटा एकत्र किया जिन्हें पहले ही निर्मित किया जा चुका था और जो काम करने के लिए सिद्ध हो चुके थे। इन चिप्स में एनालॉग सर्किट (जो ध्वनि या रेडियो तरंगों जैसे निरंतर संकेतों को संभालते हैं) और SRAM (मेमोरी चिप्स जो आपके फोन या कंप्यूटर में डेटा स्टोर करते हैं) दोनों शामिल हैं।

उन्होंने इन वास्तविक डिज़ाइनों को लिया, जिन्हें पेशेवर उद्योग उपकरणों का उपयोग करके बनाया गया था, और उन्हें "ग्राफ" में बदल दिया। इस ग्राफ में, इलेक्ट्रॉनिक घटक (जैसे ट्रांजिस्टर) नोड्स (बिंदु) हैं, और उन्हें जोड़ने वाले तार एजेस (रेखाएं) हैं। "लेबल" या उत्तर जिन्हें AI को भविष्यवाणी करनी है, वे प्रत्येक भाग के लिए रेजिस्टेंस और कैपेसिटेंस के सटीक मान हैं।

यह डेटासेट विशाल और विविध है:

एनालॉग सर्किट: ये 231 नोड्स वाले छोटे ब्लॉक्स से लेकर लगभग 7,000 नोड्स वाले बड़े मॉड्यूल तक विस्तृत हैं। यहाँ मान अविश्वसनीय रूप से सूक्ष्म हैं, जो अक्सर $10^{-14}$ से $10^{-13}$ फैराड्स (कैपेसिटेंस की एक इकाई) की सीमा में होते हैं।
SRAM सर्किट: ये दिग्गज हैं। सेट में सबसे छोटा SRAM डिज़ाइन लगभग 17,600 नोड्स वाला है, जबकि सबसे बड़ा डिज़ाइन 11.7 मिलियन नोड्स और 55.2 मिलियन एजेस वाला है।

यह विविधता महत्वपूर्ण है। यह AI को यह सीखने के लिए मजबूर करती है कि कैसे सूक्ष्म, नाजुक सर्किट और विशाल, जटिल सर्किट दोनों को संभाला जाए।

चुनौतियाँ: "लॉन्ग टेल" (The Challenges: The "Long Tail")

शोध पत्र कुछ कठिन बाधाओं को उजागर करता है जो इस कार्य को AI के लिए कठिन बनाते हैं। एक प्रमुख मुद्दा लेबल असंतुलन (label imbalance) है। वास्तविक दुनिया में, अधिकांश तारों में बहुत कम रेजिस्टेंस या कैपेसिटेंस होता है, लेकिन कुछ महत्वपूर्ण तारों में बहुत अधिक मान होते हैं। यह एक ऐसी कक्षा की तरह है जहाँ 99% छात्रों के पास 100 अंक हैं, लेकिन एक छात्र के पास 1,000,000 अंक हैं। यदि कोई AI केवल सबके लिए "100" का अनुमान लगाता है, तो वह उच्च औसत स्कोर प्राप्त कर सकता है, लेकिन वह उस एक छात्र को पूरी तरह से छोड़ देगा जिसे वास्तव में मदद की आवश्यकता है। शोध पत्र दिखाता है कि ये "चरम" मान अक्सर चिप के प्रदर्शन के लिए सबसे महत्वपूर्ण होते हैं, फिर भी वे दुर्लभ हैं।

एक अन्य चुनौती संरचनात्मक विषमता (structural heterogeneity) है। हर चिप अलग दिखता है। एक घना कनेक्शन वाला जंगल हो सकता है, जबकि दूसरा एक विरल ग्रिड। एक AI जो एक प्रकार के चिप की भविष्यवाणी करना सीखता है, वह दूसरे प्रकार के चिप पर बुरी तरह विफल हो सकता है।

प्रयोग: कौन जीतता है दौड़ में? (The Experiments: Who Wins the Race?)

शोधकर्ताओं ने इस नए बेंचमार्क पर कई अलग-अलग AI मॉडल का परीक्षण किया। उन्होंने "सामान्य" ग्राफ मॉडल (जो कई चीजों में अच्छे हैं लेकिन चिप के लिए विशेष नहीं हैं) की तुलना "सर्किट-विशिष्ट" मॉडल (जो इलेक्ट्रॉनिक्स के ज्ञान के साथ बनाए गए हैं) से की।

परिणाम स्पष्ट थे:

सामान्य मॉडल: मानक AI मॉडल जैसे GCN और GAT संघर्ष करते रहे, विशेष रूप से सबसे कठिन सर्किट के साथ। कुछ कठिन एनालॉग सर्किट पर, उनका प्रदर्शन इतना खराब था कि उनकी भविष्यवाणियां रैंडम अनुमान लगाने से भी बदतर थीं (ऋणात्मक स्कोर द्वारा संकेतित)।
विशेषज्ञ मॉडल: सर्किट के लिए विशेष रूप से डिज़ाइन किए गए मॉडल, जैसे CircuitGCL और CircuitGPS, काफी बेहतर प्रदर्शन करते हैं। उदाहरण के लिए, SRAM चिप्स में कपलिंग कैपेसिटेंस (तार एक दूसरे के साथ कितनी हस्तक्षेप करते हैं) की भविष्यवाणी करने के कार्य में, CircuitGCL ने सभी टेस्ट केसों में लगातार उच्चतम सटीकता और F1-स्कोर प्राप्त किया।
"कठिन" मामले: शोध पत्र नोट करता है कि सबसे बड़ी बढ़त सबसे कठिन सर्किटों पर देखी गई। जहाँ सामान्य मॉडल विफल हुए, वहाँ विशेषज्ञ मॉडलों ने नकारात्मक भविष्यवाणियों को सकारात्मक में बदलने में सफलता पाई, जो यह साबित करता है कि सर्किट के विशिष्ट भौतिकी को समझने से AI बेहतर अनुमान लगा सकता है।

इसका क्या अर्थ है

ParasGB केवल एक डेटासेट नहीं है; यह एक नया मानक है। यह शोधकर्ताओं को अपने विचारों का परीक्षण करने के लिए एक "गोल्ड स्टैंडर्ड" प्रदान करता है। वास्तविक, टेप-आउट-प्रूवन डेटा का उपयोग करके, यह अकादमिक सिद्धांत और वास्तविक इंजीनियरिंग के बीच के अंतर को पाटता है। शोध पत्र सुझाव देता है कि जबकि हम प्रगति कर रहे हैं, क्षेत्र को अभी भी डेटा असंतुलन और विभिन्न चिप डिज़ाइनों की अत्यधिक जटिलता के साथ महत्वपूर्ण चुनौतियों का सामना करना पड़ रहा है।

हालाँकि, रास्ता अब अधिक स्पष्ट है। एक एकीकृत बेंचमार्क के साथ, शोधकर्ता पहिये का पुन: आविष्कार करना बंद कर सकते हैं और बेहतर, अधिक मजबूत AI मॉडल बनाने पर ध्यान केंद्रित कर सकते हैं। ये मॉडल अंततः चिप डिजाइनरों को समस्याओं की जल्दी भविष्यवाणी करने में मदद कर सकते हैं, जिससे महंगी पुन: डिज़ाइन प्रक्रियाओं की संख्या कम हो सकती है और अगली पीढ़ी के तेज़, अधिक कुशल इलेक्ट्रॉनिक्स के निर्माण की गति बढ़ सकती है। शोध पत्र निष्कर्ष निकालता है कि हालांकि यह एक बड़ा कदम है, यह तो बस शुरुआत है, और भविष्य के कार्यों को और भी अधिक प्रकार के चिप्स और प्रक्रिया प्रौद्योगिकियों को कवर करने की आवश्यकता होगी।

तकनीकी सारांश: ParasGB

समस्या विवरण
जैसे-जैसे चिप निर्माण डीप सबमाइक्रोन नोड्स (7nm और उससे नीचे) की ओर बढ़ रहा है और 3D IC प्रौद्योगिकियां उभर रही हैं, परजीवी इंटरकनेक्ट प्रभाव (प्रतिरोध $R$ और धारिता $C$ ) एनालॉग और मिक्स्ड-सिग्नल (AMS) तथा मेमोरी सर्किट डिजाइन के लिए एक प्राथमिक बाधा बन गए हैं। डिजिटल डिजाइन के विपरीत, जहाँ लेआउट स्वचालित होता है, AMS और मेमोरी लेआउट अक्सर मैनुअल और समय लेने वाले होते हैं। परजीवी प्रभावों का प्रभाव आमतौर पर केवल पोस्ट-लेआउट एक्सट्रैक्शन के दौरान ही सटीक रूप से पकड़ा जाता है, जिससे प्रदर्शन मेट्रिक्स छूट जाने पर महंगे डिजाइन पुनरावृत्ति (iterations) की स्थिति उत्पन्न होती है। लेआउट को अंतिम रूप देने से पहले (जैसे ड्राइवर साइजिंग, बफर इंसर्शन, फ्लोरप्लानिंग के लिए मार्गदर्शन करने हेतु) प्रारंभिक चरण में परजीवी अनुमान लगाना अत्यंत महत्वपूर्ण है। हालाँकि, ग्राफ न्यूरल नेटवर्क (GNN) आधारित परजीवी मॉडलिंग में प्रगति सार्वजनिक, उच्च-सटीकता वाले बेंचमार्क की कमी के कारण रुक गई है। मौजूदा डेटासेट या तो डिजिटल सर्किट तक सीमित हैं, या केवल स्कीमेटिक-स्तरीय एनालॉग कार्यों तक हैं, या उनमें पोस्ट-लेआउट RC सुपरविजन का अभाव है, जो अलग-थलग डेटा द्वीपों (data islands) का निर्माण करते हैं जो पुनरुत्पादक अनुसंधान और निष्पक्ष एल्गोरिदम तुलना में बाधा डालते हैं।

कार्यप्रणाली (Methodology)
यह शोध पत्र ParasGB प्रस्तुत करता है, जो सर्किट ग्राफ पर प्री-लेआउट परजीवी पैरामीटर भविष्यवाणी के लिए पहला ओपन-सोर्स बेंचमार्क सूट है। कार्यप्रणाली में डेटासेट निर्माण, ग्राफ प्रतिनिधित्व और एक मानकीकृत मूल्यांकन ढांचा शामिल है:

डेटासेट निर्माण: ParasGB कमर्शियल EDA टूलचेन के माध्यम से उत्पन्न वास्तविक, टेप-आउट-प्रूवन डिजाइनों से डेटा का उपयोग करता है।
- एनालॉग सबसेट: Cadence Virtuoso/Spectre और Siemens Calibre xRC का उपयोग करके 180nm BCD प्रोसेस से प्राप्त किया गया है। इसमें सूक्ष्म-स्तर के ब्लॉक्स से लेकर जटिल मॉड्यूल तक 20 डिजाइन (LVDS, BGR, OP, LDO) शामिल हैं।
- SRAM सबसेट: HSPICE/FineSim और Synopsys StarRC का उपयोग करके TSMC 28nm प्रोसेस से प्राप्त किया गया है। इसमें ~18k से ~11.7M नोड्स तक के 6 सबसेट्स (जैसे, digtime, sandwich, ultra8t) शामिल हैं।
ग्राफ प्रतिनिधित्व: ढांचा पोस्ट-लेआउट नेटलिस्ट को हेटेरोजेनियस ग्राफ ( $G=(V, E)$ $G = (V, E)$ ) में परिवर्तित करता है।
- नोड्स (Nodes): तीन प्रकार के नोड्स परिभाषित हैं: डिवाइस नोड्स (MOSFETs, प्रतिरोधक), नेट नोड्स (इंटरकनेक्ट्स), और पिन नोड्स (टर्मिनल्स)।
- एजेस (Edges): टोपोलॉजिकल एजेस स्कीमेटिक कनेक्टिविटी ($dev2pin$, $pin2net $) को कैप्चर करती हैं। सुपरविजन एजेस प्रभावी प्रतिरोध ($ R_{eff} $) और कपलिंग कैपेसिटेंस ($ C_c$) को दर्शाती हैं।
- फीचर इंजीनियरिंग: स्कीमेटिक-स्तरीय गुणों को नोड फीचर्स (डिवाइस ज्योमेट्री, नेट कनेक्टिविटी, पिन भूमिकाएं) के रूप में एनकोड किया गया है ताकि अनऑब्जर्वड लेआउट-डिपेंडेंट परजीवी गुणों का अनुमान लगाया जा सके।
- लेबल जनरेशन: डिस्ट्रिब्यूटेड RC नेटवर्क को लम्पड मॉडल्स में सरल बनाया गया है। नोड्स को ग्राउंड कैपेसिटेंस ( $C_g$ ) के साथ लेबल किया गया है, जबकि एजेस को प्रभावी प्रतिरोध ( $R_{eff}$ ) (मैट्रिक्स-आधारित विधियों के माध्यम से गणना की गई) और कपलिंग कैपेसिटेंस ( $C_c$ ) (SRAM के लिए एकत्रित) के साथ लेबल किया गया है।
टास्क फॉर्मूलेशन: बेंचमार्क मल्टी-लेवल टास्क को परिभाषित करता है:
- ग्रैनुलैरिटी (Granularity): नोड-लेवल ( $C_g$ ) और एज-लेवल ( $R_{eff}$ , $C_c$ )।
- उद्देश्य: दोनों रिग्रेशन (सूक्ष्म-स्तरीय अनुमान) और क्लासिफिकेशन (मैग्निट्यूड बिनिंग) समर्थित हैं।
प्रीप्रोसेसिंग: अत्यधिक लेबल असंतुलन और लॉन्ग-टेल्ड डिस्ट्रीब्यूशन को संबोधित करने के लिए, ढांचा लॉगरिदमिक स्केलिंग, पर्सेंटाइल-आधारित नॉर्मलाइजेशन और $[0, 1]$ अंतराल में क्लिपिंग लागू करता है।

प्रमुख योगदान

उच्च-गुणवत्ता वाला डेटासेट: कमर्शियल EDA फ्लो से प्राप्त गोल्ड-स्टैंडर्ड परजीवी लेबल के साथ एक डेटासेट का प्रकाशन, जिसमें विभिन्न स्केल्स पर एनालॉग और SRAM डिजाइन शामिल हैं।
व्यापक बेंचमार्क सूट: $C_g$ , $R_{eff}$ , और $C_c$ के लिए नोड/एज-लेवल रिग्रेशन और क्लासिफिकेशन को कवर करने वाला एक एकीकृत मूल्यांकन प्रोटोकॉल।
रिसर्च फ्रेमवर्क: एक उपयोग में आसान टूलकिट (PyTorch Geometric पर आधारित) जो Open Graph Benchmark (OGB) शैली की नकल करता है, जो मानकीकृत डेटा लोडिंग, स्वचालित स्कोरिंग और पुनरुत्पादक प्रशिक्षण पाइपलाइन प्रदान करता है।
चुनौती की पहचान: बेंचमार्क स्पष्ट रूप से इस डोमेन में महत्वपूर्ण चुनौतियों को उजागर करता है, जिसमें अत्यधिक लेबल असंतुलन, लॉन्ग-टेल्ड परजीवी वितरण और विभिन्न सर्किट टोपोलॉजी में मजबूत स्ट्रक्चरल हेटेरोजेनिटी शामिल है।

प्रायोगिक परिणाम
लेखकों ने विविध GNN आर्किटेक्चर का बेंचमार्क किया, जिसमें सामान्य-उद्देश्य वाले मॉडल (GCN, GAT, GraphSAGE, PNA, SGFormer, PolyNormer) और सर्किट-विशिष्ट मॉडल (CircuitGPS, CircuitGCL) शामिल हैं।

SRAM टास्क: एज-लेवल कपलिंग कैपेसिटेंस क्लासिफिकेशन के लिए, CircuitGCL ने सभी सबसेट्स में अन्य मॉडलों को लगातार पछाड़ते हुए उच्चतम Accuracy और F1-स्कोर प्राप्त किया। यह सुझाव देता है कि सघन स्थानीय कपलिंग संरचनाओं को मॉडलिंग करने के लिए सर्किट-विशिष्ट इंडक्टिव बायस महत्वपूर्ण है। नोड-लेवल ग्राउंड कैपेसिटेंस क्लासिफिकेशन के लिए, प्रदर्शन विभिन्न सबसेट्स द्वारा भिन्न था, जिसमें PolyNormer, CircuitGCL, और SGFormer ने अलग-अलग डिजाइनों में अपनी ताकत दिखाई, जो SRAM पैटर्न की हेटेरोजेनिटी को उजागर करता है।
एनालॉग टास्क: रिग्रेशन कार्यों में, $C_g$ भविष्यवाणी आम तौर पर $R_{eff}$ भविष्यवाणी की तुलना में अधिक स्थिर थी। जबकि सामान्य मॉडल $C_g$ पर अच्छा प्रदर्शन करते थे, $R_{eff}$ भविष्यवाणी चुनौतीपूर्ण बनी रही, विशेष रूप से विशिष्ट सर्किटों (जैसे ID 14) पर जहाँ सामान्य मॉडलों ने नकारात्मक $R^2$ दिया। सर्किट-विशिष्ट मॉडलों (CircuitGPS, CircuitGCL) ने इन कठिन मामलों में महत्वपूर्ण सुधार दिखाया, जिससे नकारात्मक $R^2$ मान सकारात्मक में बदल गए।
सामान्य अवलोकन: परिणाम पुष्टि करते हैं कि परजीवी कार्यों के लिए डिज़ाइन किए गए सर्किट-विशिष्ट मॉडल आम तौर पर सामान्य-उद्देश्य वाले GNN की तुलना में बेहतर प्रदर्शन करते हैं, विशेष रूप से कठिन-से-अनुमान लगाने वाले मामलों में। हालाँकि, क्लासिफिकेशन कार्यों में Accuracy और F1-स्कोर के बीच निरंतर अंतर लेबल असंतुलन से उत्पन्न कठिनाई को रेखांकित करता है।

महत्व और दावे
लेख दावा करते हैं कि ParasGB सर्किट ग्राफ लर्निंग पर पुनरुत्पादक अनुसंधान के लिए एक भौतिक रूप से आधारित, मानकीकृत प्लेटफॉर्म प्रदान करके EDA अनुसंधान में एक महत्वपूर्ण अंतर को भरता है। एक एकीकृत बेंचमार्क स्थापित करके, यह सक्षम बनाता है:

विभिन्न सर्किट डोमेन और स्केल्स में एल्गोरिदम की निष्पक्ष तुलना।
परजीवी-जागरूक डिजाइन में मॉडल की मजबूती और सामान्यीकरण का अध्ययन।
सर्किट-विशिष्ट कार्यों के लिए तैयार किए गए अधिक प्रभावी ग्राफ फाउंडेशन मॉडल का विकास।

लेखक ParasGB को पूर्ण पोस्ट-ले autrement एक्सट्रैक्शन के विकल्प के रूप में नहीं, बल्कि प्रारंभिक-चरण के डिजाइन अन्वेषण को गति देने और पुनरावृत्ति चक्रों को कम करने के उपकरण के रूप में देखते हैं। वे सीमाओं को स्वीकार करते हुए नोट करते हैं कि वर्तमान दायरा विशिष्ट प्रोसेस नोड्स और सर्किट परिवारों तक सीमित है, और विस्तृत प्लेसमेंट/रूटिंग ज्योमेट्री को स्पष्ट रूप से मॉडल नहीं किया गया है, लेकिन इस सूट को अकादमिक बेंचमार्क और औद्योगिक वास्तविकताओं के बीच के अंतर को पाटने की दिशा में एक मौलिक कदम के रूप में देखते हैं।