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ParasGB: A Graph Benchmark Suite for Parasitic Estimation on AMS Circuits

Este artículo presenta ParasGB, la primera suite de evaluación de código abierto que cuenta con redes RC de gran escala y alta fidelidad provenientes de diseños probados en fabricación para permitir una evaluación reproducible y abordar los desafíos en la estimación de parásitos pre-layout basada en redes neuronales de grafos para circuitos analógicos y de señal mixta.

Autores originales: Jiajun Zou, Jiawei Liu, Ao Liu, Junnong Tian, Yibin Zhang, Chengjie Liu, Yuxi Wang, Shan Shen, Wenhua Gu, Jun Yang, Wenjian Yu

Publicado 2026-07-28

📖 9 min de lectura🧠 Análisis profundo

CC BY 4.0

Autores originales: Jiajun Zou, Jiawei Liu, Ao Liu, Junnong Tian, Yibin Zhang, Chengjie Liu, Yuxi Wang, Shan Shen, Wenhua Gu, Jun Yang, Wenjian Yu

Artículo original bajo licencia CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

Imagina que estás construyendo una ciudad masiva e intrincada con piezas de LEGO. En las primeras etapas de la planificación, dibujas bocetos de por dónde irán las carreteras, las casas y los parques. Podrías pensar: "Esta carretera parece corta, así que los coches pasarán rápidamente por ella". Pero en el mundo real, una vez que realmente construyes la ciudad, te das cuenta de que las carreteras son más estrechas de lo que pensabas, hay semáforos inesperados y el suelo debajo de ellas es blando, lo que lo ralentiza todo. En el mundo de los chips informáticos, este "suelo blando" y estas "carreteras estrechas" se llaman parásitos. Son efectos eléctricos diminutos y no deseados —como la resistencia y la capacitancia invisibles— que se cuelan cuando un chip se construye físicamente. Estos efectos pueden convertir un diseño rápido y eficiente en un desastre lento y sobrecalentado.

Durante décadas, los diseñadores de chips han tenido que esperar hasta el final del proceso, después de haber pasado meses y millones de dólares construyendo el diseño físico, para medir estos parásitos. Si el chip es demasiado lento, tienen que desmantelarlo y empezar de nuevo, algo parecido a darse cuenta de que tu ciudad de LEGO es demasiado pesada para la mesa solo después de haber pegado cada pieza. Este es un juego lento y costoso de "adivinar y comprobar". Recientemente, científicos han empezado a utilizar un tipo de inteligencia artificial llamada Redes Neuronales de Grafos (GNN) para predecir estos problemas anticipadamente. Piensa en una GNN como un detective superinteligente que mira el plano (el esquema) e intenta adivinar cómo será la ciudad terminada, incluyendo todos los embotellamientos ocultos, antes de colocar la primera pieza. Sin embargo, hasta ahora no había una forma justa de probar si estos detectives de IA eran realmente buenos en su trabajo porque todo el mundo utilizaba planos diferentes y secretos para entrenarlos.

Este artículo presenta ParasGB, un nuevo "campo de entrenamiento" de código abierto para estos detectives de IA. Los investigadores crearon una biblioteca masiva y estandarizada de diseños de chips del mundo real que ya han sido construidos y probados con éxito (un proceso llamado "tape-out"). Extrajeron los datos eléctricos exactos de estos chips reales y los convirtieron en un gran rompecabezas para que la IA lo resuelva. El artículo encuentra que, mientras que los modelos de IA estándar tienen dificultades con esta tarea —a menudo confundiéndose por las diferencias extremas en cómo pueden ser estos efectos eléctricos de grandes o pequeños—, los modelos especializados diseñados específicamente para circuitos de chips funcionan mucho mejor. Los autores demuestran que, al utilizar este nuevo benchmark, finalmente podemos comparar diferentes métodos de IA de manera justa e identificar cuáles están realmente listos para ayudar a los diseñadores a construir chips más rápidos y mejores sin perder tiempo en errores costosos.

La historia de ParasGB

El problema: El "fantasma" en la máquina

Imagina que estás diseñando un coche de carreras. Dibujas el motor perfecto y una carrocería aerodinámica en el papel. Pero no sabes que el metal que usarás es ligeramente más pesado de lo que pensabas, o que el viento golpeará el coche de forma diferente una vez que esté en movimiento. En el diseño de chips, estos "fantasmas" son la resistencia y la capacitancia parásitas. La resistencia es como la fricción que frena la electricidad, y la capacitancia es como una esponja que absorbe carga eléctrica. En los chips modernos, que son más pequeños que un grano de arena, estos efectos son enormes. Pueden representar hasta el 80% del retraso en el trayecto de una señal.

Tradicionalmente, los diseñadores solo descubren estos fantasmas después de terminar el diseño físico. Si el chip es demasiado lento, tienen que volver atrás y rediseñar, lo que es como reconstruir el motor del coche de carreras después de que la carrera ya ha comenzado. Este ciclo es lento e increíblemente costoso. El objetivo de esta investigación es predecir estos fantasmas antes de que el chip sea construido, utilizando IA para mirar el plano y decir: "Oye, este cable va a ser demasiado estrecho, y esa parte se calentará demasiado".

La pieza faltante: Una prueba justa

Durante un tiempo, los investigadores han intentado construir modelos de IA (específicamente Redes Neuronales de Grafos) para predecir estos parásitos. Pero había un gran problema: no había una prueba común para ver quién era el mejor. Era como tener cinco escuelas de conducción diferentes, cada una probando a sus alumnos en una pista distinta y secreta. Unas usaban pistas pequeñas, otras pistas enormes; algunas tenían tierra, otras hielo. Sin una pista estándar, no podías saber si un estudiante era un buen conductor o simplemente tenía suerte.

El artículo argumenta que los intentos anteriores se quedaron estancados porque dependían de datos pequeños, obsoletos o privados. No puedes construir una IA de clase mundial si solo la entrenas con coches de juguete. Los investigadores necesitaban un conjunto de datos masivo y de alta calidad de chips reales y func quite.

La solución: ParasGB

Entra ParasGB. Los autores crearon el primer conjunto de pruebas (benchmark) de código abierto para esta tarea específica. Reunieron datos de chips reales que ya habían sido fabricados y demostrados como funcionales. Estos chips incluyen tanto circuitos Analógicos (que manejan señales continuas como el sonido o las ondas de radio) como SRAM (los chips de memoria que almacenan datos en tu teléfono o computadora).

Tomaron estos diseños reales, que fueron creados utilizando herramientas profesionales de la industria, y los convirtieron en "grafos". En este grafo, los componentes electrónicos (como los transistores) son los nodos (puntos), y los cables que los conectan son las aristas (líneas). Las "etiquetas" o respuestas que quieren que la IA prediga son los valores exactos de resistencia y capacitancia para cada parte del grafo.

El conjunto de datos es enorme y variado:

Circuitos Analógicos: Varían desde bloques diminutos con 231 nodos hasta módulos más grandes con casi 7,000 nodos. Los valores aquí son increíblemente pequeños, a menudo en el rango de $10^{-14}$ a $10^{-13}$ Faradios (una unidad de capacitancia).
Circuitos SRAM: Estos son los gigantes. El diseño de SRAM más pequeño del conjunto tiene unos 17,600 nodos, mientras que el más grande tiene la asombrosa cifra de 11.7 millones de nodos y 55.2 millones de aristas.

Esta variedad es crucial. Obliga a la IA a aprender cómo manejar tanto circuitos delicados y diminutos como otros masivos y complejos.

Los desafíos: La "cola larga"

El artículo destaca algunos obstáculos complicados que hacen que esta tarea sea difícil para la IA. Un problema importante es el desequilibrio de etiquetas. En el mundo real, la mayoría de los cables tienen una resistencia o capacitancia muy pequeña, pero unos pocos cables críticos tienen valores enormes. Es como un aula donde el 99% de los estudiantes tienen 100 puntos, pero un estudiante tiene 1,000,000 de puntos. Si una IA simplemente predice "100" para todos, podría obtener una puntuación media alta, pero pasaría por alto por completo al único estudiante que realmente necesita ayuda. El artículo muestra que estos valores "extremos" suelen ser los más importantes para el rendimiento del chip, pero son raros.

Otro desafío es la heterogeneidad estructural. Cada chip se ve diferente. Uno puede ser un bosque denso de conexiones, mientras que otro puede ser una cuadrícula dispersa. Una IA que aprenda a predecir un tipo de chip podría fallar estrepitosamente en otro.

Los experimentos: ¿Quién gana la carrera?

Los investigadores probaron muchos modelos de IA diferentes en este nuevo benchmark. Compararon modelos de grafos "generales" (que son buenos en muchas cosas pero no están especializados para chips) contra modelos "específicos de circuitos" (que están construidos con conocimiento de cómo funciona la electrónica).

Los resultados fueron claros:

Modelos Generales: Los modelos de IA estándar como GCN y GAT tuvieron dificultades, especialmente con los circuitos más difíciles. En algunos circuitos analógicos complejos, funcionaron tan mal que sus predicciones fueron peores que una suposición aleatoria (indicado por puntuaciones negativas).
Modelos Especializados: Los modelos diseñados específicamente para circuitos, como CircuitGCL y CircuitGPS, funcionaron significativamente mejor. Por ejemplo, en la tarea de predecir la capacitancia de acoplamiento (cuánto interfieren los cables entre sí) en chips SRAM, CircuitGCL logró consistentemente la mayor precisión y puntuaciones F1 en todos los casos de prueba.
Los casos "difíciles": El artículo señala que las mayores ganancias se vieron en los circuitos más difíciles. Donde los modelos generales fallaron, los modelos especializados lograron convertir las predicciones negativas en positivas, demostando que comprender la física específica del circuito ayuda a la IA a realizar mejores conjeturas.

Qué significa esto

ParasGB no es solo un conjunto de datos; es un nuevo estándar. Proporciona un "estándar de oro" para que los investigadores prueben sus ideas. Al utilizar datos reales y probados mediante "tape-out", cierra la brecha entre la teoría académica y la ingeniería del mundo real. El artículo sugiere que, aunque estamos progresando, el campo todavía enfrenta desafíos significativos con el desequilibrio de datos y la pura complejidad de los diferentes diseños de chips.

Sin embargo, el camino a seguir es más claro ahora. Con un benchmark unificado, los investigadores pueden dejar de reinventar la rueda y empezar a centrarse en construir modelos de IA mejores y más robustos. Estos modelos podrían eventualmente ayudar a los diseñadores de chips a predecir problemas de forma temprana, reduciendo el número de costosos rediseños y acelerando la creación de la próxima generación de electrónica más rápida y eficiente. El artículo concluye que, si bien este es un gran paso, es solo el comienzo, y el trabajo futuro deberá expandirse para cubrir aún más tipos de chips y tecnologías de procesos.

Resumen Técnico: ParasGB

Planteamiento del Problema
A medida que la fabricación de chips avanza hacia nodos de submicras profundas (7nm y por debajo) y emergen las tecnologías de IC 3D, los efectos parásitos de las interconexiones (resistencia $R$ y capacitancia $C$ ) se han convertido en un cuello de botella primario para el diseño de circuitos analógicos y de señales mixtas (AMS) y de memoria. A diferencia del diseño digital, donde el layout es automatizado, los layouts de AMS y de memoria suelen ser manuales y consumen mucho tiempo. El impacto de los parásitos se captura con precisión típicamente solo durante la extracción post-layout, lo que conduce a iteraciones de diseño costosas si se pierden métricas de rendimiento. La estimación de parásitos en etapas tempranas es crucial para guiar las decisiones de diseño (por ejemplo, dimensionamiento de drivers, inserción de buffers, floorplanning) antes de la finalización del layout. Sin embargo, el progreso en el modelado de parásitos basado en Redes Neuronales de Grafos (GNN) se ha estancado debido a la falta de benchmarks públicos de alta fidelidad. Los conjuntos de datos existentes son limitados a circuitos digitales, tareas analógicas a nivel de esquema, o carecen de supervisión de RC post-layout, creando islas de datos aisladas que dificultan la investigación reproducible y la comparación justa de algoritmos.

Metodología
El artículo presenta ParasGB, la primera suite de benchmark de código abierto para la predicción de parámetros parásitos pre-layout en grafos de circuitos. La metodología abarca la construcción del conjunto de datos, la representación de grafos y un marco de evaluación estandarizado:

Construcción del Conjunto de Datos: ParasGB utiliza datos de diseños reales, probados en producción (tape-out-proven), generados mediante toolchains de EDA comerciales.
- Subconjunto Analógico: Derivado de un proceso BCD de 180nm utilizando Cadence Virtuoso/Spectre y Siemens Calibre xRC. Incluye 20 diseños (LVDS, BGR, OP, LDO) que van desde bloques de microescala hasta módulos complejos.
- Subconjunto SRAM: Derivado de un proceso TSMC de 28nm utilizando HSPICE/FineSim y Synopsys StarRC. Incluye 6 subconjuntos (por ejemplo, digtime, sandwich, ultra8t) que van desde ~18k hasta ~11.7M de nodos.
Representación de Grafos: El framework convierte netlists post-layout en grafos heterogéneos ( $G=(V, E)$ $G = (V, E)$ ).
- Nodos: Se definen tres tipos de nodos: Nodos de dispositivo (MOSFETs, resistencias), Nodos de red (interconexiones) y Nodos de pin (terminales).
- Aristas: Las aristas topológicas capturan la conectividad del esquema ($dev2pin$, $pin2net$). Las aristas de supervisión incluyen la resistencia efectiva ( $R_{eff}$ ) y la capacitancia de acoplamiento ( $C_c$ ).
- Ingeniería de Características: Los atributos a nivel de esquema se codifican como características de nodo (geometría del dispositivo, conectividad de la red, roles de pin) para aproximar los parásitos dependientes del layout no observados.
- Generación de Etiquetas: Las redes RC distribuidas se simplifican en modelos concentrados. Los nodos se etiquetan con la capacitancia a tierra ( $C_g$ ), mientras que las aristas se etiquetan con $R_{eff}$ (calculada mediante métodos basados en matrices) y $C_c$ (agregada para SRAM).
Formulación de Tareas: El benchmark define tareas multinivel:
- Granularidad: A nivel de nodo ( $C_g$ ) y a nivel de arista ( $R_{eff}$ , $C_c$ ).
- Objetivos: Se admiten tanto regresión (estimación fina) como clasificación (agrupación por magnitud).
Preprocesamiento: Para abordar el desequilibrio extremo de etiquetas y las distribuciones de cola larga, el framework aplica escalado logarítmico, normalización basada en percentiles y recorte al intervalo $[0, 1]$ .

Contribuciones Clave

Conjunto de Datos de Alta Calidad: Publicación de un conjunto de datos derivado de flujos de EDA comerciales con etiquetas parásitas de estándar de oro, cubriendo diseños tanto analógicos como de SRAM a través de múltiples escalas.
Suite de Benchmark Integral: Un protocolo de evaluación unificado que cubre regresión y clasificación a nivel de nodo/arista para $C_g$ , $R_{eff}$ y $C_c$ .
Marco de Investigación: Un toolkit de fácil uso (basado en PyTorch Geometric) que imita el estilo de Open Graph Benchmark (OGB), proporcionando carga de datos estandarizada, puntuación automática y pipelines de entrenamiento reproducibles.
Identificación de Desafíos: El benchmark expone explícitamente desafíos críticos en el dominio, incluyendo el desequilibrio extremo de etiquetas, distribuciones parásitas de cola larga y una fuerte heterogeneidad estructural a través de diferentes topologías de circuitos.

Resultados Experimentales
Los autores evaluaron diversas arquitecturas de GNN, incluyendo modelos de propósito general (GCN, GAT, GraphSAGE, PNA, SGFormer, PolyNormer) y modelos específicos de circuitos (CircuitGPS, CircuitGCL).

Tareas de SRAM: Para la clasificación de la capacitancia de acoplamiento a nivel de arista, CircuitGCL superó consistentemente a otros modelos en todos los subconjuntos, logrando los mayores valores de Accuracy y F1-scores. Esto sugiere que el modelado de estructuras de acoplamiento local densas con sesgo inductivo específico de circuitos es crítico. Para la clasificación de la capacitancia a tierra a nivel de nodo, el rendimiento varió según el subconjunto, con PolyNormer, CircuitGCL y SGFormer mostrando fortalezas en diferentes diseños, resaltando la heterogeneidad de los patrones de SRAM.
Tareas Analógicas: En las tareas de regresión, la predicción de $C_g$ fue generalmente más estable que la predicción de $R_{eff}$ . Mientras que los modelos generales funcionaron bien en $C_g$ , la predicción de $R_{eff}$ siguió siendo un desafío, particularmente en circuitos específicos (por ejemplo, ID 14) donde los modelos generales arrojaron un $R^2$ negativo. Los modelos específicos de circuitos (CircuitGPS, CircuitGCL) demostraron mejoras significativas en estos casos difíciles, transformando los valores de $R^2$ negativos en positivos.
Observaciones Generales: Los resultados confirman que los modelos específicos de circuitos diseñados para tareas parásitas generalmente superan a las GNN de propósito general, especialmente en los casos difíciles de predecir. Sin embargo, la brecha persistente entre Accuracy y F1-score en las tareas de clasificación subraya la dificultad planteada por el desequilibrio de etiquetas.

Significancia y Reivindicaciones
El artículo afirma que ParasGB llena un vacío crítico en la investigación de EDA al proporcionar una plataforma estandarizada y físicamente fundamentada para la investigación reproducible sobre el aprendizaje de grafos de circuitos. Al establecer un benchmark unificado con datos de alta fidelidad, permite:

La comparación justa de algoritmos a través de diferentes dominios y escalas de circuitos.
El estudio de la robustez y la generalización de los modelos en el diseño consciente de los parásitos.
El desarrollo de modelos fundacionales de grafos más efectivos adaptados a tareas específicas de circuitos.

Los autores posicionan a ParasGB no como un reemplazo para la extracción completa post-layout, sino como una herramienta para acelerar la exploración de diseño en etapas tempranas y reducir los ciclos de iteración. Reconocen las limitaciones, señalando que el alcance actual está restringido a nodos de proceso y familias de circuitos específicos, y que la geometría detallada de colocación/enrutamiento no se modela explícitamente, pero ven la suite como un paso fundacional hacia el cierre de la brecha entre los benchmarks académicos y las realidades industriales.