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ParasGB: A Graph Benchmark Suite for Parasitic Estimation on AMS Circuits

Este artigo apresenta o ParasGB, o primeiro conjunto de benchmarks de código aberto apresentando redes RC de grande escala e alta fidelidade provenientes de designs comprovados em tape-out para permitir a avaliação reprodutível e enfrentar desafios na estimativa de parasitas pré-layout baseada em redes neurais de grafos para circuitos analógicos e de sinais mistos.

Autores originais: Jiajun Zou, Jiawei Liu, Ao Liu, Junnong Tian, Yibin Zhang, Chengjie Liu, Yuxi Wang, Shan Shen, Wenhua Gu, Jun Yang, Wenjian Yu

Publicado 2026-07-28

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CC BY 4.0

Autores originais: Jiajun Zou, Jiawei Liu, Ao Liu, Junnong Tian, Yibin Zhang, Chengjie Liu, Yuxi Wang, Shan Shen, Wenhua Gu, Jun Yang, Wenjian Yu

Artigo original sob licença CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta é uma explicação gerada por IA do artigo abaixo. Não foi escrita nem endossada pelos autores. Para precisão técnica, consulte o artigo original. Ler aviso legal completo

Imagine que você está construindo uma cidade enorme e intrincada feita de peças de LEGO. Nos estágios iniciais do planejamento, você esboça onde as estradas, casas e parques devem ficar. Você pode pensar: "Esta estrada parece curta, então os carros passarão por ela rapidamente". Mas, no mundo real, quando você realmente constrói a cidade, percebe que as estradas são mais estreitas do que imaginava, há semáforos inesperados e o solo sob elas é esponjoso, atrasando tudo. No mundo dos chips de computador, esse "solo esponjoso" e essas "estradas estreitas" são chamados de parasitários. Eles são efeitos elétricos indesejados e minúsculos — como resistência e capacitância invisíveis — que se infiltram quando um chip é fisicamente construído. Esses efeitos podem transformar um design rápido e eficiente em um desastre lento e superaquecido.

Por décadas, os designers de chips tiveram que esperar até o final do processo, depois de passarem meses e milhões de dólares construindo o layout físico, para medir esses parasitários. Se o chip for muito lento, eles têm que desmontá-lo e começar de novo, o que é um pouco como perceber que sua cidade de LEGO é pesada demais para a mesa apenas depois de ter colado cada peça. Este é um jogo lento e caro de "adivinhar e verificar". Recentemente, cientistas começaram a usar um tipo de inteligência artificial chamada Redes Neurais de Grafos (GNNs) para prever esses problemas precocemente. Pense em uma GNN como um detetive superinteligente que olha para o projeto (o esquema) e tenta adivinhar como a cidade final será, incluindo todos os congestionamentos ocultos, antes mesmo de uma única peça ser colocada. No entanto, até agora, não havia uma maneira justa de testar se esses detetives de IA eram realmente bons em seu trabalho, porque todos estavam usando projetos diferentes e secretos para treiná-los.

Este artigo apresenta o ParasGB, um novo "campo de treinamento" de código aberto para esses detetives de IA. Os pesquisadores criaram uma biblioteca massiva e padronizada de designs de chips do mundo real que já foram construídos e testados com sucesso (um processo chamado "tape-out"). Eles extraíram os dados elétricos exatos desses chips reais e os transformaram em um grande quebra-cabeça para a IA resolver. O artigo descobre que, enquanto os modelos de IA padrão lutam com essa tarefa — muitas vezes confundindo-se com as diferenças extremas na escala de como esses efeitos elétricos podem ser grandes ou pequenos — modelos especializados, projetados especificamente para circuitos de chips, apresentam um desempenho muito melhor. Os autores mostram que, ao usar este novo benchmark, podemos finalmente comparar diferentes métodos de IA de forma justa e identificar quais estão realmente prontos para ajudar os designers a construir chips mais rápidos e melhores sem perder tempo com erros dispendiosos.

A História do ParasGB

O Problema: O "Fantasma" na Máquina

Imagine que você está projetando um carro de corrida. Você desenha o motor perfeito e uma carroceria aerodinâmica no papel. Mas você não sabe que o metal que usará é ligeiramente mais pesado do que pensou, ou que o vento atingirá o carro de forma diferente quando ele estiver realmente em movimento. No design de chips, esses "fantasmas" são a resistência e a capacitância parasitas. A resistência é como o atrito que desacelera a eletricidade, e a capacitância é como uma esponja que absorve carga elétrica. Nos chips modernos, que são menores que um grão de areia, esses efeitos são enormes. Eles podem representar até 80% do atraso na jornada de um sinal.

Tradicionalmente, os designers só descobrem esses fantasmas depois de terminarem o layout físico. Se o chip for muito lento, eles precisam voltar e redesenhar, o que é como reconstruir o motor do carro de corrida depois que a corrida já começou. Esse ciclo é lento e incrivelmente caro. O objetivo desta pesquisa é prever esses fantasmas antes do chip ser construído, usando IA para olhar para o projeto e dizer: "Ei, este fio será muito estreito e aquela parte ficará muito quente".

A Peça Faltante: Um Teste Justo

Por um tempo, pesquisadores tentaram construir modelos de IA (especificamente Redes Neurais de Grafos) para prever esses parasitários. Mas havia um grande problema: não havia um teste comum para ver quem era o melhor. Era como ter cinco escolas de condução diferentes, cada uma testando seus alunos em uma pista diferente e secreta. Algumas usavam pistas minúsculas, outras pistas enormes; algumas tinham terra, outras tinham gelo. Sem uma pista padrão, você não conseguia dizer se um aluno era um bom motorista ou apenas teve sorte.

O artigo argumenta que as tentativas anteriores ficaram estagnadas porque dependiam de dados pequenos, obsoletos ou privados. Você não pode construir uma IA de classe mundial se treinar apenas com carros de brinquedo. Os pesquisadores precisavam de um conjunto de dados massivo e de alta qualidade de chips reais e funcionais para treinar e testar esses modelos de forma justa.

A Solução: ParasGB

Apresentamos o ParasGB. Os autores criaram o primeiro conjunto de benchmarks de código aberto para esta tarefa específica. Eles reuniram dados de chips reais que já haviam sido fabricados e comprovados como funcionais. Esses chips incluem tanto Circuitos Analógicos (que lidam com sinais contínuos como ondas sonoras ou de rádio) quanto SRAM (os chips de memória que armazenam dados em seu telefone ou computador).

Eles pegaram esses designs reais, que foram criados usando ferramentas profissionais da indústria, e os converteram em "grafos". Neste grafo, os componentes eletrônicos (como transistores) são os nós (pontos) e os fios que os conectam são as arestas (linhas). Os "rótulos" ou respostas que eles querem que a IA preveja são os valores exatos de resistência e capacitância para cada parte do grafo.

O conjunto de dados é enorme e variado:

Circuitos Analógicos: Variam de blocos minúsculos com 231 nós a módulos maiores com quase 7.000 nós. Os valores aqui são incrivelmente pequenos, frequentemente na ordem de $10^{-14}$ a $10^{-13}$ Farads (uma unidade de capacitância).
Circuitos SRAM: Estes são os gigantes. O menor design de SRAM no conjunto tem cerca de 17.600 nós, enquanto o maior tem impressionantes 11,7 milhões de nós e 55,2 milhões de arestas.

Essa variedade é crucial. Ela força a IA a aprender como lidar tanto com circuitos delicados e minúsculos quanto com circuitos massivos e complexos.

Os Desafios: A "Cauda Longa"

O artigo destaca alguns obstáculos complicados que tornam essa tarefa difícil para a IA. Um dos principais problemas é o desequilíbrio de rótulos. No mundo real, a maioria dos fios tem uma resistência ou capacitância muito pequena, mas alguns fios críticos têm valores enormes. É como uma sala de aula onde 99% dos alunos têm 100 pontos, mas um aluno tem 1.000.000 de pontos. Se uma IA apenas adivinhar "100" para todos, ela pode obter uma pontuação média alta, mas perderá completamente o único aluno que realmente precisa de ajuda. O artigo mostra que esses valores "extremos" são frequentemente os mais importantes para o desempenho do chip, embora sejam raros.

Outro desafio é a heterogeneidade estrutural. Cada chip é diferente. Um pode ser uma floresta densa de conexões, enquanto outro é uma grade esparsa. Uma IA que aprende a prever um tipo de chip pode falhar miseravelmente em outro.

Os Experimentos: Quem Ganha a Corrida?

Os pesquisadores testaram muitos modelos de IA diferentes neste novo benchmark. Eles compararam modelos de grafos "gerais" (que são bons em muitas coisas, mas não especializados para chips) contra modelos "específicos de circuitos" (que foram construídos com conhecimento de como a eletrônica funciona).

Os resultados foram claros:

Modelos Gerais: Modelos de IA padrão como GCN e GAT tiveram dificuldades, especialmente com os circuitos mais difíceis. Em alguns circuitos analógicos difíceis, eles tiveram um desempenho tão ruim que suas previsões foram piores do que um palpite aleatório (indicado por pontuações negativas).
Modelos Especializados: Modelos projetados especificamente para circuitos, como CircuitGCL e CircuitGPS, tiveram um desempenho significativamente melhor. Por exemplo, na tarefa de prever a capacitância de acoplamento (quanto os fios interferem uns nos outros) em chips SRAM, o CircuitGCL alcançou consistentemente a maior precisão e pontuações F1 em todos os casos de teste.
Os Casos "Difíceis": O artigo observa que os maiores ganhos foram vistos nos circuitos mais difíceis. Onde os modelos gerais falharam, os modelos especializados conseguiram transformar previsões negativas em positivas, provando que entender a física específica do circuito ajuda a IA a fazer melhores suposições.

O Que Isso Significa

O ParasGB não é apenas um conjunto de dados; é um novo padrão. Ele fornece um "padrão ouro" para pesquisadores testarem suas ideias. Ao usar dados reais, já validados por processos de fabricação (tape-out), ele une a teoria acadêmica à engenharia do mundo real. O artigo sugere que, embora estejamos progredindo, o campo ainda enfrenta desafios significativos com o desequilíbrio de dados e a pura complexidade de diferentes designs de chips.

No entanto, o caminho a seguir está mais claro agora. Com um benchmark unificado, os pesquisadores podem parar de reinventar a roda e começar a focar na construção de modelos de IA melhores e mais robustos. Esses modelos poderiam eventualmente ajudar os designers de chips a prever problemas precocemente, reduzindo o número de redesenhos dispendiosos e acelerando a criação da próxima geração de eletrônicos mais rápidos e eficientes. O artigo conclui que, embora este seja um grande passo, é apenas o começo, e o trabalho futuro precisará se expandir para cobrir ainda mais tipos de chips e tecnologias de processo.

Resumo Técnico: ParasGB

Definição do Problema
À medida que a fabricação de chips avança para nós de submicrométricos profundos (7nm ou menos) e as tecnologias de IC 3D emergem, os efeitos de interconexão parasita (resistência $R$ e capacitância $C$ ) tornaram-se um gargalo primário para o design de circuitos Analógicos e de Sinais Mistos (AMS) e de memória. Diferente do design digital, onde o layout é automatizado, os layouts de AMS e memória são frequentemente manuais e demorados. O impacto dos parasitas é tipicamente capturado com precisão apenas durante a extração pós-layout, o que leva a iterações de design dispendiosas se as métricas de desempenho forem perdidas. A estimativa de parasitas em estágio inicial é crucial para guiar decisões de design (ex: dimensionamento de drivers, inserção de buffers, floorplanning) antes da finalização do layout. No entanto, o progresso na modelagem de parasitas baseada em Redes Neurais de Grafos (GNN) tem sido estagnado pela falta de benchmarks públicos de alta fidelidade. Os datasets existentes são limitados a circuitos digitais, tarefas analógicas de nível de esquemático ou carecem de supervisão de RC pós-layout, criando ilhas de dados isoladas que dificultam a pesquisa reprodutível e a comparação justa de algoritmos.

Metodologia
O artigo apresenta o ParasGB, a primeira suíte de benchmark de código aberto para predição de parâmetros parasitas pré-layout em grafos de circuitos. A metodologia abrange construção de dataset, representação de grafo e um framework de avaliação padronizado:

Construção do Dataset: O ParasGB utiliza dados de designs reais, comprovados em tape-out, gerados via toolchains de EDA comerciais.
- Subconjunto Analógico: Derivado de um processo BCD de 180nm usando Cadence Virtuoso/Spectre e Siemens Calibre xRC. Inclui 20 designs (LVDS, BGR, OP, LDO) variando de blocos de microescala a módulos complexos.
- Subconjunto SRAM: Derivado de um processo TSMC de 28nm usando HSPICE/FineSim e Synopsys StarRC. Inclui 6 subconjuntos (ex: digtime, sandwich, ultra8t) variando de ~18k a ~11.7M de nós.
Representação de Grafo: O framework converte netlists pós-layout em grafos heterogêneos ( $G=(V, E)$ $G = (V, E)$ ).
- Nós: Três tipos são definidos: Nós de dispositivo (MOSFETs, resistores), Nós de rede (interconexões) e Nós de pino (terminais).
- Arestas: Arestas topológicas capturam a conectividade do esquemático ($dev2pin$, $pin2net$). Arestas de supervisão incluem resistência efetiva ( $R_{eff}$ ) e capacitância de acoplamento ( $C_c$ ).
- Engenharia de Atributos: Atributos de nível de esquemático são codificados como atributos de nó (geometria do dispositivo, conectividade de rede, papéis de pino) para aproximar parasitas dependentes de layout não observados.
- Geração de Labels: Redes RC distribuídas são simplificadas em modelos concentrados. Os nós são rotulados com capacitância de terra ( $C_g$ ), enquanto as arestas são rotuladas com $R_{eff}$ (computada via métodos baseados em matrizes) e $C_c$ (agregada para SRAM).
Formulação de Tarefas: O benchmark define tarefas de múltiplos níveis:
- Granularidade: Nível de nó ( $C_g$ ) e nível de aresta ( $R_{eff}$ , $C_c$ ).
- Objetivos: Suporta tanto regressão (estimativa fina) quanto classificação (binagem de magnitude).
Pré-processamento: Para lidar com o extremo desequilíbrio de labels e distribuições de cauda longa, o framework aplica escala logarítmica, normalização baseada em percentis e clipping para o intervalo $[0, 1]$ .

Principais Contribuições

Dataset de Alta Qualidade: Publicação de um dataset derivado de fluxos EDA comerciais com labels de parasitas de padrão ouro, cobrindo designs analógicos e de SRAM em múltiplas escalas.
Suíte de Benchmark Abrangente: Um protocolo de avaliação unificado cobrindo regressão e classificação de nível de nó/aresta para $C_g$ , $R_{eff}$ e $C_c$ .
Framework de Pesquisa: Um toolkit de fácil uso (baseado em PyTorch Geometric) que mimetiza o estilo do Open Graph Benchmark (OGB), fornecendo carregamento de dados padronizado, pontuação automática e pipelines de treinamento reprodutíveis.
Identificação de Desafios: O benchmark expõe explicitamente desafios críticos no domínio, incluindo desequilíbrio extremo de labels, distribuições de parasitas de cauda longa e forte heterogeneidade estrutural através de diferentes topologias de circuito.

Resultados Experimentais
Os autores testaram diversas arquiteturas de GNN, incluindo modelos de propósito geral (GCN, GAT, GraphSAGE, PNA, SGFormer, PolyNormer) e modelos específicos de circuito (CircuitGPS, CircuitGCL).

Tarefas de SRAM: Para classificação de capacitância de acoplamento ao nível de aresta, o CircuitGCL superou consistentemente outros modelos em todos os subconjuntos, alcançando os maiores valores de Acurácia e F1-score. Isso sugere que modelar estruturas de acoplamento local densas com viés indutivo específico de circuito é crítico. Para classificação de capacitância de terra ao nível de nó, o desempenho variou por subconjunto, com PolyNormer, CircuitGCL e SGFormer mostrando forças em diferentes designs, destacando a heterogeneidade dos padrões de SRAM.
Tarefas Analógicas: Em tarefas de regressão, a predição de $C_g$ foi geralmente mais estável que a predição de $R_{eff}$ . Enquanto modelos gerais performaram bem em $C_g$ , a predição de $R_{eff}$ permaneceu desafiadora, particularmente em circuitos específicos (ex: ID 14) onde modelos gerais geraram $R^2$ negativo. Modelos específicos de circuito (CircuitGPS, CircuitGCL) demonstraram melhorias significativas nesses casos difíceis, transformando valores de $R^2$ negativos em positivos.
Observações Gerais: Os resultados confirmam que modelos específicos de circuito projetados para tarefas de parasitas geralmente superam GNNs de propósito geral, especialmente em casos de difícil predição. No entanto, o gap persistente entre Acurácia e F1-score em tarefas de classificação ressalta a dificuldade imposta pelo desequilíbrio de labels.

Significância e Alegações
O artigo afirma que o ParasGB preenche uma lacuna crítica na pesquisa de EDA ao fornecer uma plataforma padronizada e fisicamente fundamentada para pesquisa reprodutível em aprendizado de grafos de circuitos. Ao estabelecer um benchmark unificado com dados de alta fidelidade, ele permite:

Comparação justa de algoritmos através de diferentes domínios e escalas de circuitos.
O estudo da robustez e generalização de modelos em design consciente de parasitas.
O desenvolvimento de modelos de fundação de grafos mais eficazes adaptados para tarefas específicas de circuitos.

Os autores posicionam o ParasGB não como um substituto para a extração completa pós-layout, mas como uma ferramenta para acelerar a exploração de design em estágio inicial e reduzir ciclos de iteração. Eles reconhecem limitações, notando que o escopo atual é restrito a nós de processo e famílias de circuitos específicos, e que a geometria detalhada de placement/routing não é explicitamente modelada, mas veem o conjunto como um passo fundamental para estreitar a lacuna entre benchmarks acadêmicos e realidades industriais.