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ParasGB: A Graph Benchmark Suite for Parasitic Estimation on AMS Circuits

이 논문은 아날로그 및 혼성 신호 회로를 위한 그래프 신경망 기반의 레이아웃 전 기생 성분 추정 시 발생하는 문제들을 해결하고 재현 가능한 평가를 가능하게 하기 위해, 테이프아웃(tape-out)을 통해 검증된 설계로부터 추출한 대규모 고충실도 RC 네트워크를 특징으로 하는 최초의 오픈 소스 벤치마크 스위트인 ParasGB를 소개한다.

원저자: Jiajun Zou, Jiawei Liu, Ao Liu, Junnong Tian, Yibin Zhang, Chengjie Liu, Yuxi Wang, Shan Shen, Wenhua Gu, Jun Yang, Wenjian Yu

게시일 2026-07-28

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CC BY 4.0

원저자: Jiajun Zou, Jiawei Liu, Ao Liu, Junnong Tian, Yibin Zhang, Chengjie Liu, Yuxi Wang, Shan Shen, Wenhua Gu, Jun Yang, Wenjian Yu

원본 논문은 CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) 라이선스로 제공됩니다. ✨ 이것은 아래 논문에 대한 AI 생성 설명입니다. 저자가 작성하거나 승인한 것이 아닙니다. 기술적 정확성을 위해서는 원본 논문을 참조하세요. 전체 면책 조항 읽기

당신이 레고 브릭으로 거대하고 정교한 도시를 건설하고 있다고 상상해 보세요. 초기 계획 단계에서는 도로, 집, 공원이 어디에 들어갈지 스케치합니다. 당신은 "이 도로는 짧으니까 자동차들이 아주 빠르게 통과하겠지"라고 생각할 수도 있습니다. 하지만 실제 세계에서 도시를 실제로 건설해 보면, 도로는 생각보다 좁고, 예상치 못한 신호등이 있으며, 바닥 지면이 말랑말랑해서 모든 것을 느리게 만든다는 사실을 깨닫게 됩니다. 컴퓨터 칩의 세계에서 이 "말랑말랑한 지면"과 "좁은 도로"를 **기생 성분(parasitics)**이라고 부릅니다. 이것들은 칩이 물리적으로 제작될 때 몰래 끼어드는 저항이나 커패시턴스 같은 보이지 않는 원치 않는 전기적 효과들입니다. 이러한 효과들은 빠르고 효율적인 설계를 느리고 과열되는 엉망진창인 상태로 만들 수 있습니다.

수십 년 동안 칩 설계자들은 물리적 레이아웃을 구축하는 데 수개월과 수백만 달러를 소비한 후, 즉 맨 마지막 단계에 이르러서야 이 기생 성분들을 측정해야 했습니다. 만약 칩이 너무 느리다면, 그들은 설계를 허물고 처음부터 다시 시작해야 합니다. 이는 마치 레고 도시의 모든 브릭을 다 붙여 넣은 후에야 테이블이 너무 무거워 도시가 무너질 것이라는 사실을 깨닫는 것과 같습니다. 이는 느리고 비용이 많이 드는 "추측하고 확인하기(guess and check)" 게임입니다. 최근 과학자들은 **그래프 신경망(Graph Neural Networks, GNN)**이라는 일종의 인공지능을 사용하여 이러한 문제들을 조기에 예측하기 시작했습니다. GNN을 하나의 똑똑한 탐정이라고 생각해보세요. 이 탐정은 설계도(회로도)를 보고, 단 하나의 브릭도 놓이기 전에 완성된 도시가 어떤 모습일지, 여기에는 숨겨진 교통 체증까지 포함하여 예측하려고 노력합니다. 하지만 지금까지는 모두가 각기 다른 비밀 설계도를 사용하여 학습시키기 때문에, 이 AI 탐정들이 실제로 얼마나 일을 잘하는지 테스트할 공정한 방법이 없었습니다.

이 논문은 이 AI 탐정들을 위한 새로운 오픈 소스 "훈련장"인 ParasGB를 소개합니다. 연구진은 이미 성공적으로 제작되고 테스트된(이를 "테이프 아웃(tape-out)"이라고 합니다) 실제 세계의 칩 설계들을 모은 거대하고 표준화된 라이브러리를 만들었습니다. 그들은 이 실제 칩들로부터 정확한 전기적 데이터를 추출하여 AI가 풀어야 할 거대한 퍼즐로 변환했습니다. 논문은 일반적인 AI 모델들이 이 작업에서 어려움을 겪는다는 점을 밝혀냈습니다. 즉, 전기적 효과의 크기가 극단적으로 차이 나는 상황에서 혼란을 느끼곤 하는데, 칩 회로에 특화된 모델들은 훨씬 더 나은 성능을 보인다는 것입니다. 저자들은 이 새로운 벤치마크를 사용함으로써, 서로 다른 AI 방식들을 공정하게 비교하고, 어떤 방식이 설계자들이 비용이 많이 드는 실수를 피하면서 더 빠르고 더 좋은 칩을 만들 수 있도록 진정으로 준비되었는지 식별할 수 있음을 보여줍니다.

ParasGB 이야기

문제: 기계 속의 "유령"

당신이 레이싱 카를 설계하고 있다고 상상해 보세요. 종이 위에 완벽한 엔진과 공기역학적 차체를 그렸습니다. 하지만 당신은 사용할 금속이 생각보다 약간 더 무겁다거나, 차가 실제로 움직일 때 바람이 차에 다르게 부딪힐 것이라는 점은 알지 못합니다. 칩 설계에서 이러한 "유령"들은 기생 저항과 커패시턴스입니다. 저항은 전기를 느리게 만드는 마찰력과 같고, 커패시턴스는 전하를 흡수하는 스펀지와 같습니다. 모래알보다 작은 현대 칩에서 이러한 효과는 매우 큽니다. 이들은 신호 전달 지연의 최대 80%를 차지할 수 있습니다.

전통적으로 설계자들은 물리적 레이아웃을 마친 후에야 이러한 유령들의 존재를 알게 됩니다. 만약 칩이 너무 느리다면, 그들은 경주가 이미 시작된 후에 레이싱 카의 엔진을 다시 설계하는 것과 같이 다시 설계해야 합니다. 이 과정은 느리고 믿을 수 없을 정도로 비용이 많이 듭니다. 이 연구의 목표는 칩이 만들어지기 전에 AI를 사용하여 설계도를 보고 "이 전선은 너무 좁을 것이고, 저 부분은 너무 뜨거워질 것이다"라고 예측하는 것입니다.

빠진 조각: 공정한 테스트

한동안 연구자들은 이러한 기생 성분을 예측하기 위해 AI 모델(특히 그래프 신경망)을 구축하려고 노력해 왔습니다. 하지만 큰 문제가 있었습니다. 누구의 실력이 가장 좋은지 확인할 공통된 테스트가 없었다는 점입니다. 이는 마치 다섯 개의 서로 다른 운전 학교가 각자 자신들만의 비밀 트랙에서 학생들을 테스트하는 것과 같습니다. 어떤 곳은 아주 작은 트랙을 사용하고, 어떤 곳은 거대한 트로를 사용하며, 어떤 곳은 흙길을, 어떤 곳은 빙판길을 사용합니다. 표준화된 트랙이 없다면, 학생이 실력이 좋은 것인지 아니면 단순히 운이 좋았던 것인지 구분할 수 없습니다.

논문은 이전의 시도들이 작거나, 오래되었거나, 혹은 비공개 데이터에 의존했기 때문에 정체되어 있었다고 주장합니다. 장난감 자동차로만 학습한다면 세계적인 수준의 AI를 만들 수 없습니다. 연구자들은 이 모델들을 공정하게 학습시키고 테스트하기 위해 실제 작동하는 칩으로부터 얻은 방대하고 고품질인 데이터셋이 필요했습니다.

해결책: ParasGB

ParasGB가 등장했습니다. 저자들은 이 특정 작업을 위한 최초의 오픈 소스 벤치마크 제품군을 만들었습니다. 그들은 이미 제조되어 작동이 증명된 실제 칩들로부터 데이터를 수집했습니다. 이 칩들에는 소리나 라디오파와 같은 연속적인 신호를 처리하는 **아날로그 회로(Analog circuits)**와 휴대폰이나 컴퓨터에 데이터를 저장하는 SRAM(메모리 칩)이 모두 포함되어 있습니다.

그들은 전문 산업 도구를 사용하여 만들어진 이 실제 설계들을 "그래프"로 변환했습니다. 이 그래프에서 전자 부품(트랜지스터 등)은 노드(nodes)(점)가 되고, 이들을 연결하는 전선은 엣지(edges)(선)가 됩니다. 그리고 AI가 예측하고자 하는 "라벨" 또는 정답은 그래프의 모든 부분에 대한 정확한 저항 및 커패시턴스 값입니다.

데이터셋은 거대하고 다양합니다:

아날로그 회로: 231개의 노드를 가진 작은 블록부터 거의 7,000개의 노드를 가진 큰 모듈까지 다양합니다. 여기서의 값들은 매우 미세하며, 종종 $10^{-14}$ 에서 $10^{-13}$ 패럿(Farads, 커패시턴스의 단위) 범위에 있습니다.
SRAM 회로: 이들은 거물급입니다. 세트 내에서 가장 작은 SRAM 설계는 약 17,600개의 노드를 가지고 있으며, 가장 큰 것은 무려 1,170만 개의 노드와 5,520만 개의 엣지를 가지고 있습니다.

이러러한 다양성은 매우 중요합니다. 이는 AI가 아주 작고 섬세한 회로와 거대하고 복잡한 회로를 모두 다루는 법을 배우도록 강제합니다.

도전 과제: "롱 테일(Long Tail)"

논문은 이 작업이 AI에게 왜 어려운지에 대한 몇 가지 까다로운 장애물을 강조합니다. 한 가지 주요 이슈는 **라벨 불균형(label imbalance)**입니다. 실제 세계에서는 대부분의 전선이 매우 작은 저항이나 커패시턴스를 갖지만, 몇몇 중요한 전선은 매우 큰 값을 가집니다. 이는 마치 학급의 99% 학생이 100점을 받는데, 단 한 명의 학생이 1,000,000점을 받는 것과 같습니다. 만약 AI가 모든 학생에게 그냥 "100"이라고 추측한다면, 평균 점수는 높게 나올 수 있지만, 실제로 도움이 필요한 그 한 명의 학생을 완전히 놓치게 될 것입니다. 논문은 이러한 "극단적인" 값들이 칩의 성능에 가장 중요함에도 불구하고 매우 희귀하다는 점을 보여줍니다.

또 다른 도전 과제는 **구조적 이질성(structural heterogeneity)**입니다. 모든 칩은 서로 다르게 생겼습니다. 어떤 칩은 연결이 밀집된 숲 같을 수도 있고, 어떤 칩은 성긴 격자 형태일 수도 있습니다. 한 종류의 칩을 예측하도록 학습된 AI는 다른 종류의 칩에서는 처참하게 실패할 수 있습니다.

실험: 누가 경주에서 승리하는가?

연구진은 이 새로운 벤치마크를 통해 다양한 AI 모델을 테스트했습니다. 그들은 "일반적인" 그래프 모델(다양한 분야에 능숙하지만 칩에 특화되지는 않은 모델)과 "회로 특화" 모델(전자의 작동 원리에 대한 지식을 바탕으로 구축된 모델)을 비교했습니다.

결과는 명확했습니다:

일반 모델: GCN이나 GAT와 같은 표준 AI 모델들은 특히 가장 어려운 회로에서 어려움을 겪었습니다. 일부 어려운 아날로그 회로에서 이들은 예측 성능이 무작위 추측보다도 떨어지는 수준(음수 점수로 표시됨)을 보였습니다.
특화 모델: CircuitGCL이나 CircuitGPS와 같이 회로를 위해 특별히 설계된 모델들은 훨씬 더 나은 성능을 보였습니다. 예를 들어, SRAM 칩의 결합 커패시턴스(전선들이 서로 간섭하는 정도)를 예측하는 작업에서 CircuitGCL은 모든 테스트 케이스에 걸쳐 지속적으로 가장 높은 정확도와 F1-score를 달립했습니다.
"어려운" 사례들: 논문은 가장 어려운 회로에서 가장 큰 이득이 관찰되었다고 언급합니다. 일반 모델이 실패한 지점에서 특화된 모델들은 음수 예측을 양수 예측으로 바꾸어 놓았으며, 이는 회로의 특정 물리 법칙을 이해하는 것이 AI가 더 나은 추측을 하는 데 도움이 된다는 것을 입증했습니다.

이것이 의미하는 바

ParasGB는 단순한 데이터셋이 아닙니다. 이것은 새로운 표준입니다. 이는 연구자들이 자신의 아이디어를 테스트할 수 있는 "골드 스탠다드(Gold Standard)"를 제공합니다. 실제 테이프 아웃이 검증된 데이터를 사용함으로써, 이는 학술적 이론과 실제 엔지니어링 사이의 간극을 메워줍니다. 논문은 우리가 진전을 이루고 있지만, 데이터 불균형과 다양한 칩 설계의 엄청난 복잡성이라는 중대한 과제가 여전히 남아있음을 시사합니다.

하지만 이제 앞길은 더 명확해졌습니다. 통합된 벤치마크를 통해 연구자들은 바퀴를 재발명하는 데 시간을 허비하는 대신, 더 훌륭하고 견고한 AI 모델을 만드는 데 집중할 수 있습니다. 이러한 모델들은 궁극적으로 칩 설계자들이 문제를 조기에 예측하도록 도와, 비용이 많이 드는 재설계 횟수를 줄이고 차세대 더 빠르고 효율적인 전자 제품을 만드는 속도를 높여줄 것입니다. 논문은 이것이 큰 진전이지만 시작에 불과하며, 향후 연구는 더 많은 유형의 칩과 공정 기술을 다룰 수 있도록 확장되어야 한다고 결론짓습니다.

기술 요약: ParasGB

문제 정의
칩 제조 기술이 심층 미세 공정(7nm 이하)으로 진보하고 3D IC 기술이 등장함에 따라, 기생 인터커넥트 효과(저항 $R$ 및 커패시턴스 $C$ )는 아날로그 및 혼성 신호(AMS)와 메모리 회로 설계의 주요 병목 현상이 되었습니다. 레이아웃이 자동화되는 디지털 설계와 달리, AMS 및 메모리 레이아웃은 종종 수동으로 이루어지며 많은 시간이 소요됩니다. 기생 성분의 영향은 일반적으로 레이아웃 이후 추출(post-layout extraction) 단계에서 정확히 포착되는데, 이로 인해 성능 지표를 놓칠 경우 비용이 많이 드는 설계 반복 작업이 발생합니다. 레이아웃 확정 전, 설계 결정(예: 드라이버 크기 조정, 버퍼 삽입, 플로어플래닝)을 가이드하기 위한 초기 단계의 기생 성분 추정은 매우 중요합니다. 그러나 그래프 신경망(GNN) 기반의 기생 모델링 연구는 공개된 고충실도 벤치마크의 부재로 인해 정체되어 왔습니다. 기존 데이터셋은 디지털 회로에 국한되어 있거나, 스키매틱 수준의 아날로그 작업만을 다루거나, 레이아웃 후 추출(post-layout) RC 감독 데이터를 결과값으로 제공하지 못하여, 재현 가능한 연구와 공정한 알고리즘 비교를 저해하는 고립된 데이터 섬(data islands)을 형성하고 있습니다.

방법론
본 논문은 회로 그래프 상의 레이아웃 전(pre-layout) 기생 파라미터 예측을 위한 최초의 오픈 소스 벤치마크 스위트인 ParasGB를 소개합니다. 방법론은 데이터셋 구축, 그래프 표현, 그리고 표준화된 평가 프레임워크를 포함합니다.

데이터셋 구축: ParasGB는 상용 EDA 툴체인을 통해 생성된 실제 테이프아웃(tape-out) 검증 설계 데이터를 활용합니다.
- 아날로그 서브셋: Cadence Virtoso/Spectre 및 Siemens Calibre xRC를 사용한 180nm BCD 공정에서 유도되었습니다. 마이크로 스케일 블록부터 복잡한 모듈에 이르기까지 20개의 설계(LVDS, BGR, OP, LDO)를 포함합니다.
- SRAM 서브셋: TSMC 28nm 공정에서 HSPICE/FineSim 및 Synopsys StarRC를 사용하여 유도되었습니다. 약 1.8만 개에서 1,170만 개의 노드에 이르는 6개의 서브셋(예: digtime, sandwich, ultra8t)을 포함합니다.
그래프 표현: 프레임워크는 레이아웃 후 넷리스트를 이종 그래프(heterogeneous graphs, $G=(V, E)$ $G = (V, E)$ )로 변환합니다.
- 노드: 세 가지 유형이 정의됩니다: 소자 노드(MOSFET, 저항), 넷(Net) 노드(인터커넥트), 핀(Pin) 노드(단자).
- 엣지: 위상적 엣지는 스키매틱 연결성($dev2pin$, $pin2net$)을 포착합니다. 감독 엣지(supervision edges)에는 유효 저항( $R_{eff}$ )과 결합 커패시턴스( $C_c$ )가 포함됩니다.
- 특징 공학(Feature Engineering): 관찰되지 않은 레이아웃 의존적 기생 성분을 근사하기 위해 스키매틱 수준의 속성들을 노드 특징(소자 기하 구조, 넷 연결성, 핀 역할)으로 인코딩합니다.
- 레이블 생성: 분산된 RC 네트워크를 집중 모델(lumped models)로 단순화합니다. 노드에는 접지 커패시턴스( $C_g$ )가 레이블링되며, 엣지에는 유효 저항( $R_{eff}$ , 행렬 기반 방식으로 계산됨)과 결합 커패시턴스( $C_c$ , SRAM을 위해 집계됨)가 레이블링됩니다.
태스크 정식화: 벤치마크는 다단계 태스크를 정의합니다.
- 입도(Granularity): 노드 수준( $C_g$ ) 및 엣지 수준( $R_{eff}$ , $C_c$ ).
- 목적: 회귀(세밀한 추정)와 분류(크기 구간화)를 모두 지원합니다.
전처리: 극심한 레이블 불균형과 롱테일 분포 문제를 해결하기 위해, 프레임워크는 로그 스케일링, 백분위 기반 정규화, 그리고 $[0, 1]$ 구간 클리핑을 적용합니다.

주요 기여

고품질 데이터셋: 상용 EDA 흐름에서 유도된 골드 스탠다드 기생 레이블을 가진 데이터셋을 발표하며, 다양한 규모의 아날로그 및 SRAM 설계를 모두 다룹니다.
포괄적인 벤치마크 스위트: $C_g$ , $R_{eff}$ , $C_c$ 에 대한 노드/엣지 수준의 회귀 및 분류를 아우르는 통합된 평가 프로토콜을 제공합니다.
연구 프레임워크: Open Graph Benchmark(OGB) 스타일을 모방하여 표준화된 데이터 로딩, 자동 스코어링, 재현 가능한 훈련 파이프라인을 제공하는 사용하기 쉬운 툴킷(PyTorch Geometric 기반)을 제공합니다.
챌린지 식별: 본 벤치마크는 극심한 레이블 불균형, 롱테일 기생 분포, 그리고 서로 다른 회로 토폴로지 간의 강력한 구조적 이질성 등 도메인의 핵심 과제들을 명시적으로 드러냅니다.

실험 결과
저자들은 일반 목적 모델(GCN, GAT, GraphSAGE, PNA, SGFormer, PolyNormer)과 회로 특화 모델(CircuitGPS, CircuitGCL)을 포함한 다양한 GNN 아키텍처를 벤치마킹했습니다.

SRAM 태스크: 엣지 수준의 결합 커패시턴스 분류에서 CircuitGCL이 모든 서브셋에 대해 다른 모델들을 일관되게 앞질렀으며, 가장 높은 정확도(Accuracy)와 F1-score를 달성했습니다. 이는 밀집된 국부 결합 구조를 모델링할 때 회로 특화 유도 편향(inductive bias)을 사용하는 것이 중요하다는 것을 시사합니다. 노드 수준의 접지 커패시턴스 분류의 경우, 서브셋에 따라 성능이 달랐으며, PolyNormer, CircuitGCL, SGFormer가 서로 다른 설계에서 강점을 보였습니다. 이는 SRAM 패턴의 이질성을 강조합니다.
아날로그 태스크: 회귀 태스크에서 $C_g$ 예측은 $R_{eff}$ 예측보다 일반적으로 더 안정적이었습니다. 일반 모델들이 $C_g$ 에 대해서는 잘 작동했지만, $R_{eff}$ 예측은 여전히 어려웠으며, 특히 일반 모델들이 음수의 $R^2$ 값을 낸 특정 회로(예: ID 14)에서 그러했습니다. 회로 특화 모델(CircuitGPS, CircuitGCL)은 이러한 어려운 케이스에서 유의미한 개선을 보여주며 음수의 $R^2$ 값을 양수로 전환했습니다.
일반적 관찰: 실험 결과는 기생 성분 태스크를 위해 설계된 회로 특화 모델이 일반 목적 GNN보다, 특히 예측하기 어려운 케이스에서 일반적으로 더 우수함을 확인시켜 줍니다. 그러나 분류 태스크에서 정확도와 F1-score 사이의 지속적인 격차는 레이블 불균형이 초래하는 어려움을 뒷받침합니다.

의의 및 주장
본 논문은 회로 그래프 학습에 대한 재현 가능한 연구를 위한 물리적으로 근거가 있는 표준화된 플랫폼을 제공함으로써 EDA 연구의 중요한 공백을 메운다고 주장합니다. 고충실도 데이터를 갖춘 통합 벤치마크를 구축함으로써 다음과 같은 효과를 가능하게 합니다:

서로 다른 회로 도메인 및 규모 간의 알고리즘에 대한 공정한 비교.
기생 성분을 고려한 설계에서의 모델 강건성 및 일반화 연구.
회로 특화 태스크에 최적화된 더 효과적인 그래프 파운데이션 모델 개발.

저자들은 ParasGB를 전체 레이아웃 후 추출을 대체하는 도구가 아니라, 초기 단계의 설계 탐색을 가속화하고 반복 주기를 줄이기 위한 도구로 포지셔닝합니다. 현재 범위가 특정 공정 노드 및 회로 패밀리에 제한되어 있고 상세한 배치/라우팅 기하 구조가 명시적으로 모델링되지 않았다는 한계를 인정하면서도, 이 스위트를 학술적 벤치마크와 산업적 현실 사이의 간극을 메우기 위한 기초적인 단계로 보고 있습니다.