🤖 machine learning

ParasGB: A Graph Benchmark Suite for Parasitic Estimation on AMS Circuits

Ce document présente ParasGB, la première suite de référence open-source comprenant des réseaux RC à grande échelle et haute fidélité issus de conceptions éprouvées lors de mises sur le marché (tape-out), afin de permettre une évaluation reproductible et de répondre aux défis de l'estimation des parasites pré-layout basées sur les réseaux de neurones graphiques pour les circuits analogiques et mixtes.

Auteurs originaux : Jiajun Zou, Jiawei Liu, Ao Liu, Junnong Tian, Yibin Zhang, Chengjie Liu, Yuxi Wang, Shan Shen, Wenhua Gu, Jun Yang, Wenjian Yu

Publié 2026-07-28

📖 9 min de lecture🧠 Analyse approfondie

CC BY 4.0

Auteurs originaux : Jiajun Zou, Jiawei Liu, Ao Liu, Junnong Tian, Yibin Zhang, Chengjie Liu, Yuxi Wang, Shan Shen, Wenhua Gu, Jun Yang, Wenjian Yu

Article original sous licence CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Ceci est une explication générée par l'IA de l'article ci-dessous. Elle n'a pas été rédigée ni approuvée par les auteurs. Pour une précision technique, consultez l'article original. Lire la clause de non-responsabilité complète

Imaginez que vous construisez une ville massive et complexe en briques LEGO. Lors des premières étapes de la planification, vous esquissez l'emplacement des routes, des maisons et des parcs. Vous pourriez vous dire : « Cette route semble courte, donc les voitures la traverseront rapidement. » Mais dans le monde réel, une fois que vous avez réellement construit la ville, vous réalisez que les routes sont plus étroites que prévu, qu'il y a des feux de signalisation imprévus et que le sol sous elles est meuble, ce qui ralentit tout. Dans le monde des puces informatiques, ce « sol meuble » et ces « routes étroites » sont appelés parasites. Ce sont de minuscules effets électriques indésirables — comme une résistance et une capacité invisibles — qui s'immiscent lorsque la puce est physiquement construite. Ces effets peuvent transformer une conception rapide et efficace en un désastre lent et surchauffé.

Pendant des décennies, les concepteurs de puces ont dû attendre la toute fin du processus, après avoir passé des mois et dépensé des millions de dollars pour réaliser l'implantation physique, pour mesurer ces parasites. Si la puce est trop lente, ils doivent la démolir et recommencer, un peu comme réaliser que votre ville LEGO est trop lourde pour la table seulement après avoir collé chaque brique. C'est un jeu de « devine et vérifie » lent et coûteux. Récemment, des scientifiques ont commencé à utiliser un type d'intelligence artificielle appelé Réseaux de Neurones sur Graphes (GNN) pour prédire ces problèmes tôt. Considérez un GNN comme un détective super intelligent qui examine le plan (le schéma) et tente de deviner à quoi ressemblera la ville finie, y compris les embouteillages cachés, avant même qu'une seule brique ne soit posée. Cependant, jusqu'à présent, il n'y avait aucun moyen équitable de tester si ces détectives IA étaient réellement bons dans leur travail, car tout le monde utilisait des plans différents et secrets pour les entraîner.

Cet article présente ParasGB, un nouveau « terrain d'entraînement » en code ouvert pour ces détectives IA. Les chercheurs ont créé une bibliothèque massive et standardisée de conceptions de puces réelles qui ont déjà été construites et testées avec succès (un processus appelé « tape-out »). Ils ont extrait les données électriques exactes de ces puces réelles et les ont transformées en un immense puzzle pour l'IA à résoudre. L'article montre que, tandis que les modèles d'IA standards peinent face à cette tâche — étant souvent confus par les différences extrêmes dans la taille ou la petitesse de ces effets électriques — des modèles spécialisés, conçus spécifiquement pour les circuits de puces, sont bien plus performants. Les auteurs démontrent qu'en utilisant ce nouveau benchmark, nous pouvons enfin comparer équitablement différentes méthodes d'IA et identifier celles qui sont véritablement prêtes à aider les concepteurs à construire des puces plus rapides et meilleures sans perdre de temps en erreurs coûteuses.

L'histoire de ParasGB

Le Problème : Le « Fantôme » dans la Machine

Imaginez que vous concevez une voiture de course. Vous dessinez le moteur parfait et une carrosserie aérodynamique sur papier. Mais vous ignorez que le métal que vous utiliserez sera légèrement plus lourd que prévu, ou que le vent frappera la voiture différemment une fois qu'elle sera réellement en mouvement. Dans la conception de puces, ces « fantômes » sont la résistance et la capacité parasites. La résistance est comme la friction qui ralentit l'électricité, et la capacité est comme une éponge qui absorbe une charge électrique. Dans les puces modernes, qui sont plus petites qu'un grain de sable, ces effets sont énormes. Ils peuvent représenter jusqu'à 80 % du retard dans le trajet d'un signal.

Traditionnellement, les concepteurs ne découvrent ces fantômes qu'après avoir terminé l'implantation physique. Si la puce est trop lente, ils doivent revenir en arrière et redessiner, ce qui revient à reconstruire le moteur de la voiture de course alors que la course a déjà commencé. Ce cycle est lent et incroyablement coûteux. L'objectif de cette recherche est de prédire ces fantômes avant que la puce ne soit construite, en utilisant l'IA pour regarder le plan et dire : « Hé, ce fil sera trop étroit, et cette partie va trop chauffer. »

La Pièce Manquante : Un Test Équitable

Pendant un certain temps, des chercheurs ont tenté de construire des modèles d'IA (spécifiquement des Réseaux de Neurones sur Graphes) pour prédire ces parasites. Mais il y avait un gros problème : il n'y avait pas de test commun pour voir qui était le meilleur. C'était comme avoir cinq écoles de conduite différentes, chacune testant ses élèves sur une piste différente et secrète. Certaines utilisaient des pistes minuscules, d'autres de grandes pistes ; certaines avaient de la terre, d'autres de la glace. Sans une piste standard, vous ne pouviez pas savoir si un élève était un bon conducteur ou simplement chanceux.

L'article soutient que les tentatives précédentes étaient bloquées car elles reposaient sur des données petites, obsolètes ou privées. On ne peut pas construire une IA de classe mondiale si on ne l'entraîne que sur des voitures jouets. Les chercheurs avaient besoin d'un ensemble de données massif et de haute qualité provenant de puces réelles et fonctionnelles pour entraîner et tester ces modèles équitablement.

La Solution : ParasGB

Voici venu ParasGB. Les auteurs ont créé le premier benchmark en code ouvert pour cette tâche spécifique. Ils ont rassemblé des données provenant de puces réelles qui ont déjà été fabriquées et prouvées comme fonctionnelles. Ces puces incluent à la fois des circuits Analogiques (qui gèrent des signaux continus comme le son ou les ondes radio) et des SRAM (les puces de mémoire qui stockent les données dans votre téléphone ou ordinateur).

Ils ont pris ces conceptions réelles, créées à l'aide d'outils industriels professionnels, et les ont converties en « graphes ». Dans ce graphe, les composants électroniques (comme les transistors) sont les nœuds (points), et les fils qui les connectent sont les arêtes (lignes). Les « étiquettes » ou les réponses qu'ils veulent que l'IA prédise sont les valeurs exactes de résistance et de capacité pour chaque partie du graphe.

Le jeu de données est énorme et varié :

Circuits Analogiques : Ils vont de petits blocs avec 231 nœuds à des modules plus larges avec près de 7 000 nœuds. Les valeurs ici sont incroyablement infimes, souvent de l'ordre de $10^{-14}$ à $10^{-13}$ Farads (une unité de capacité).
Circuits SRAM : Ce sont les géants. La plus petite conception SRAM de l'ensemble possède environ 17 600 nœuds, tandis que la plus grande en compte un nombre colossal de 11,7 millions de nœuds et 55,2 millions d'arêtes.

Cette variété est cruciale. Elle force l'IA à apprendre comment gérer à la fois des circuits délicats et minuscules, ainsi que des circuits massifs et complexes.

Les Défis : La « Longue Traîne »

L'article souligne quelques obstacles difficiles qui rendent cette tâche ardue pour l'IA. Un problème majeur est le déséquilibre des étiquettes. Dans le monde réel, la plupart des fils ont une résistance ou une capacité très faible, mais quelques fils critiques ont des valeurs énormes. C'est comme une salle de classe où 99 % des élèves ont 100 points, mais un seul élève en a 1 000 000. Si une IA se contente de deviner « 100 » pour tout le monde, elle pourrait obtenir un score moyen élevé, mais elle ratera complètement l'élève qui a réellement besoin d'aide. L'article montre que ces valeurs « extrêmes » sont souvent les plus importantes pour la performance de la puce, pourtant elles sont rares.

Un autre défi est l'hétérogénéité structurelle. Chaque puce est différente. L'une peut être une forêt dense de connexions, tandis qu'une autre est une grille clairsemée. Une IA qui apprend à prédire un type de puce peut échouer lamentablement sur un autre.

Les Expériences : Qui Gagne la Course ?

Les chercheurs ont testé de nombreux modèles d'IA différents sur ce nouveau benchmark. Ils ont comparé des modèles de graphes « généraux » (qui sont bons en beaucoup de choses mais pas spécialisés pour les puces) contre des modèles « spécifiques aux circuits » (qui sont construits avec la connaissance du fonctionnement de l'électronique).

Les résultats ont été clairs :

Modèles Généraux : Les modèles d'IA standards comme GCN et GAT ont eu des difficultés, surtout avec les circuits les plus difficiles. Sur certains circuits analogiques complexes, leurs performances étaient si mauvaises que leurs prédictions étaient pires qu'un choix aléatoire (indiqué par des scores négatifs).
Modèles Spécialisés : Les modèles conçus spécifiquement pour les circuits, tels que CircuitGCL et CircuitGPS, ont été nettement plus performants. Par exemple, pour la tâche de prédiction de la capacité de couplage (la façon dont les fils interfèrent entre eux) dans les puces SRAM, CircuitGCL a systématiquement obtenu la précision et les scores F1 les plus élevés dans tous les cas de test.
Les Cas « Difficiles » : L'article note que les gains les plus importants ont été observés sur les circuits les plus complexes. Là où les modèles généraux échouaient, les modèles spécialisés ont réussi à transformer des prédictions négatives en prédictions positives, prouvant que la compréhension de la physique spécifique du circuit aide l'IA à faire de meilleures suppositions.

Ce que cela signifie

ParasGB n'est pas seulement un jeu de données ; c'est une nouvelle norme. Il fournit un « étalon-or » pour les chercheurs afin de tester leurs idées. En utilisant des données réelles, déjà validées par un « tape-out », il comble le fossé entre la théorie académique et l'ingénierie du monde réel. L'article suggère que, bien que nous fassions des progrès, le domaine fait encore face à des défis importants concernant le déséquilibre des données et la complexité extrême des différentes conceptions de puces.

Cependant, la voie à suivre est désormais plus claire. Avec un benchmark unifié, les chercheurs peuvent arrêter de réinventer la roue et commencer à se concentrer sur la construction de modèles d'IA meilleurs et plus robustes. Ces modèles pourraient éventuellement aider les concepteurs de puces à prédire les problèmes tôt, réduisant ainsi le nombre de redéfinitions coûteuses et accélérant la création de la prochaine génération d'électronique plus rapide et plus efficace. L'article conclut que bien qu'il s'agisse d'une étape importante, ce n'est que le début, et que les travaux futurs devront s'étendre pour couvrir encore plus de types de puces et de technologies de processus.

Résumé Technique : ParasGB

Énoncé du Problème
À mesure que la fabrication de puces progresse vers les nœuds submicroniques profonds (7 nm et moins) et que les technologies d'IC 3D émergent, les effets parasites des interconnexions (résistance $R$ et capacité $C$ ) sont devenus un goulot d'étranglement majeur pour la conception de circuits analogiques et mixtes (AMS) et de mémoires. Contrairement à la conception numérique, où le routage est automatisé, les mises en page (layouts) AMS et mémoires sont souvent manuelles et chronophages. L'impact des parasites n'est généralement capturé avec précision que lors de l'extraction post-layout, ce qui entraîne des itérations de conception coûteuses si les indicateurs de performance sont manqués. Une estimation précoce des parasites est cruciale pour guider les décisions de conception (par exemple, dimensionnement des pilotes, insertion de tampons, floorplanning) avant la finalisation du layout. Cependant, les progrès de la modélisation des parasites basée sur les réseaux de neurones sur graphes (GNN) sont freinés par l'absence de benchmarks publics de haute fidélité. Les jeux de données existants sont soit limités aux circuits numériques, soit restreints à des tâches analogiques au niveau du schéma, ou manquent de supervision RC post-layout, créant des îlots de données isolés qui entravent la recherche reproductible et la comparaison équitable des algorithmes.

Méthodologie
Le document présente ParasGB, la première suite de benchmarks open-source pour la prédiction de paramètres parasitaires pré-layout sur des graphes de circuits. La méthodologie englobe la construction du jeu de données, la représentation par graphe et un cadre d'évaluation standardisé :

Construction du Jeu de Données : ParasGB utilise des données issues de conceptions réelles, éprouvées lors de mises sur marché (tape-out), générées via des chaînes d'outils EDA commerciales.
- Sous-ensemble Analogique : Dérivé d'un processus BCD 180 nm utilisant Cadence Virtuoso/Spectre et Siemens Calibre xRC. Il comprend 20 conceptions (LVDS, BGR, OP, LDO) allant de blocs à micro-échelle à des modules complexes.
- Sous-ensemble SRAM : Dérivé d'un processus TSMC 28 nm utilisant HSPICE/FineSim et Synopsys StarRC. Il comprend 6 sous-ensembles (ex: digtime, sandwich, ultra8t) allant de ~18k à ~11,7M de nœuds.
Représentation par Graphe : Le framework convertit les netlists post-layout en graphes hétérogènes ( $G=(V, E)$ $G = (V, E)$ ).
- Nœuds : Trois types sont définis : nœuds de dispositifs (MOSFETs, résistances), nœuds de filets (interconnexions) et nœuds de broches (terminaisons).
- Arêtes : Les arêtes topologiques capturent la connectivité du schéma ($dev2pin$, $pin2net$). Les arêtes de supervision incluent la résistance effective ( $R_{eff}$ ) et la capacité de couplage ( $C_c$ ).
- Ingénierie des Caractéristiques : Les attributs au niveau du schéma sont encodés comme des caractéristiques de nœuds (géométrie du dispositif, connectivité du filet, rôles des broches) pour approximer les parasites dépendants du layout non observés.
- Génération de Labels : Les réseaux RC distribués sont simplifiés en modèles de concentration (lumped models). Les nœuds sont étiquetés avec la capacité de masse ( $C_g$ ), tandis que les arêtes sont étiquetées avec $R_{eff}$ (calculée via des méthodes matricielles) et $C_c$ (agrégée pour la SRAM).
Formulation des Tâches : Le benchmark définit des tâches multi-niveaux :
- Granularité : Niveau nœud ( $C_g$ ) et niveau arête ( $R_{eff}$ , $C_c$ ).
- Objectifs : Les deux types, régression (estimation fine) et classification (binning de magnitude), sont supportés.
Prétraitement : Pour traiter le déséquilibre extrême des labels et les distributions à longue traîne, le framework applique une mise à l'échelle logarithmique, une normalisation basée sur les percentiles et un écrêtage dans l'intervalle $[0, 1]$ .

Contributions Clés

Jeu de Données de Haute Qualité : Publication d'un jeu de données dérivé de flux EDA commerciaux avec des labels parasitaires de référence (gold-standard), couvrant des conceptions analogiques et SRAM à travers plusieurs échelles.
Suite de Benchmark Complète : Un protocole d'évaluation unifié couvrant la régression et la classification au niveau nœud/arête pour $C_g$ , $R_{eff}$ et $C_c$ .
Cadre de Recherche : Un outil facile d'utilisation (basé sur PyTorch Geometric) qui imite le style de l'Open Graph Benchmark (OGB), fournissant un chargement de données standardisé, un scoring automatique et des pipelines d'entraînement reproductibles.
Identification des Défis : Le benchmark expose explicitement des défis critiques dans le domaine, notamment le déséquilibre extrême des labels, les distributions de parasites à longue traîne et la forte hétérogénéité structurelle entre différentes topologies de circuits.

Résultats Expérimentaux
Les auteurs ont testé diverses architectures GNN, incluant des modèles à usage général (GCN, GAT, GraphSAGE, PNA, SGFormer, PolyNormer) et des modèles spécifiques aux circuits (CircuitGPS, CircuitGCL).

Tâches SRAM : Pour la classification de la capacité de couplage au niveau des arêtes, CircuitGCL a systématiquement surpassé les autres modèles sur tous les sous-ensembles, atteignant les scores de Précision (Accuracy) et de F1 les plus élevés. Cela suggère que la modélisation des structures de couplage locales denses avec un biais inductif spécifique aux circuits est critique. Pour la classification de la capacité de masse au niveau des nœuds, les performances variaient selon le sous-ensemble, PolyNormer, CircuitGCL et SGFormer montrant des forces dans différents designs, soulignant l'hétérogénéité des motifs SRAM.
Tâches Analogiques : Dans les tâches de régression, la prédiction de $C_g$ était généralement plus stable que la prédiction de $R_{eff}$ . Bien que les modèles généraux aient bien performé sur $C_g$ , la prédiction de $R_{eff}$ est restée difficile, particulièrement sur certains circuits (ex: ID 14) où les modèles généraux produisaient des $R^2$ négatifs. Les modèles spécifiques aux circuits (CircuitGPS, CircuitGCL) ont démontré des améliorations significatives sur ces cas difficiles, transformant les valeurs $R^2$ négatives en valeurs positives.
Observations Générales : Les résultats confirment que les modèles spécifiques aux circuits conçus pour les tâches parasitaires surpassent généralement les GNN à usage général, surtout sur les cas difficiles à prédire. Cependant, l'écart persistant entre l'Accuracy et le score F1 dans les tâches de classification souligne la difficulté posée par le déséquilibre des labels.

Signification et Revendications
L'article affirme que ParasGB comble une lacune critique dans la recherche EDA en fournissant une plateforme standardisée et physiquement ancrée pour la recherche reproductible sur l'apprentissage de graphes de circuits. En établissant un benchmark unifié avec des données de haute fidélité, il permet :

Une comparaison équitable des algorithmes à travers différents domaines et échelles de circuits.
L'étude de la robustesse et de la généralisation des modèles dans la conception sensible aux parasites.
Le développement de modèles de fondation (foundation models) plus efficaces, adaptés aux tâches spécifiques des circuits.

Les auteurs positionnent ParasGB non pas comme un remplacement pour l'extraction post-layout complète, mais comme un outil pour accélérer l'exploration de conception précoce et réduire les cycles d'itération. Ils reconnaissent les limites, notant que le champ actuel est restreint à des nœuds de processus et des familles de circuits spécifiques, et que la géométrie détaillée de placement/routage n'est pas explicitement modélisée, mais considèrent cette suite comme une étape fondamentale pour combler le fossé entre les benchmarks académiques et les réalités industrielles.