🔬 재료과학

Efficient Simulation of Gate Leakage Currents in Ultra-scaled Transistors from First Principles

본 논문은 개방 경계 조건 및 비구조적 희소 선형 시스템의 문제를 극복함으로써 게이트 길이가 25 nm를 초과하는 소자에 대해 최신 기술들을 능가하며, 초미세화된 $\text{WS}_2\text{-hBN}$ 전계효과 트랜지스터에서의 제일원리 게이트 누설 전류를 효율적으로 계산하는 확장된 양자 전송 경계법(QTBM)을 제시한다.

원저자: Mauro Dossena, Nicolas Vetsch, Alexander Maeder, Anders Winka, Vincent Maillou, Denghui Lu, Alexandros Nikolaos Ziogas, Jiang Cao, Mathieu Luisier

게시일 2026-11-02

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CC BY 4.0

원저자: Mauro Dossena, Nicolas Vetsch, Alexander Maeder, Anders Winka, Vincent Maillou, Denghui Lu, Alexandros Nikolaos Ziogas, Jiang Cao, Mathieu Luisier

원본 논문은 CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) 라이선스로 제공됩니다. ✨ 이것은 아래 논문에 대한 AI 생성 설명입니다. 저자가 작성하거나 승인한 것이 아닙니다. 기술적 정확성을 위해서는 원본 논문을 참조하세요. 전체 면책 조항 읽기

전자 기기를 더 작고 빠르게 만들려는 끊임없는 노력 속에서, 엔지니어들은 근본적인 물리적 장벽에 직면해 있는데, 그것은 바로 게이트(gate)입니다. 현대 트랜지스터에서 게이트는 스위치 역할을 하며 채널을 통한 전류의 흐름을 제어합니다. 이 스위치를 더 민감하고 반응성이 좋게 만들기 위해서는 이 게이트 아래의 절연층을 믿기 힘들 정도로 얇게 만들어야 합니다. 하지만 이 층이 너무 얇아지면 전자들이 터널링(tunneling)을 하기 시작합니다. 전자들이 스위치의 규칙을 따르며 지정된 경로 안에 머무는 대신, 양자 역학적으로 절연체를 뚫고 지나가 게이트로 새어 나가는 것입니다. 이러한 누설은 에너지를 낭비하고 열을 발생시켜, 미래 세대의 초소형 컴퓨터를 비효율적이거나 심지어 쓸모없게 만들 잠재적 위험이 있습니다. 더 나은 소자를 설계하기 위해 과학자들은 전류가 정확히 얼마나 샐 것인지를 예측할 수 있어야 하지만, 차세대 칩에 사용되는 미세하고 복잡한 재료들에 대해 이를 계산하는 것은 오랫동안 계산상의 악몽이었습니다.

ETH 취리히의 연구팀은 이제 이 문제를 해결할 새로운 방법을 개발하여, 이전에는 가능했던 것보다 훨씬 더 크고 현실적인 트랜지스터의 게이트 누설을 시뮬레이션할 수 있게 되었습니다. 그들의 연구는 세 가지 재료의 샌드위치 구조로 만들어진 특정 유형의 미래형 트랜지스터에 초점을 맞추고 있습니다. 즉, 이황화 텅스텐으로 된 채널, 육방정 질화붕소로 된 절연층, 그리고 백금으로 된 금속 게이트입니다. 이 소자들에서 게이트는 채널 바로 위에 놓여 있어 전자가 탈출할 수 있는 광범위한 영역을 생성합니다. 컴퓨터 과학자들에게 난제는, 탈출하는 전자들을 추적하는 데 필요한 수학 방정식이 너무 복잡하고 방대해져서, 특히 게이트의 길이가 몇 나노미터보다 길어질 경우 표준 슈퍼컴퓨터가 계산을 마치기도 전에 시간과 메모리가 바닥난다는 점입니다.

연구진은 문제에 대한 수학적 접근 방식을 변경함으로써 이 병목 현상을 해결했습니다. 먼저, 그들은 게이트 전체를 하나의 거대하고 단단한 블록으로 취급하는 것이 불필요하고 비효율적이라는 것을 깨달았습니다. 대신, 게이트를 작고 반복되는 단위들로 나누었습니다. 단 하나의 작은 단위에 대한 거동만을 계산한 다음, 이 결과들을 수학적으로 이어 붙임으로써, 전체에 대한 불가능한 방정식을 한꺼번에 풀지 않고도 전체 게이트를 모델링할 수 있었습니다. 이 접근 방식은 긴 사슬의 전체 무게를 들기보다는, 사슬의 한 마디를 무게를 재고 거기에 곱하여 전체 무게를 추정하는 방식과 유사합니다.

둘째로, 그들은 전자가 게이트와 상호작용할 때 발생하는 무질서하고 구조화되지 않은 데이터를 다루었습니다. 방정식을 푸는 표준 방식들은 컴퓨터 메모리를 불필요한 데이터로 가득 채워 속도를 늦추는 '채우기(fill-in)' 효과를 만들어냅니다. 연구팀은 핵심적인 물리학은 유지하면서 중복된 정보는 제거하여 게이트의 영향력을 단순화하는 기술을 도입했습니다. 이를 통해 남은 방정식들을 더 효율적인 알고리즘으로 풀 수 있었고, 수 시간 또는 수 일이 걸릴 수 있었던 문제를 단 몇 분 만에 해결할 수 있는 문제로 바꾸어 놓았습니다.

이 새로운 방법의 결과는 놀랍습니다. 연구진은 6.4나노미터 길이의 게이트를 가진 트랜지스터에 이 방식을 테스트하여, 자신들의 단순화된 계산을 엄격하고 완전한 시뮬레이션과 비교했습니다. 결과는 거의 완벽하게 일치했으며, 이는 그들의 지름길이 정확도를 희생하지 않았음을 입증했습니다. 이러한 검증에 힘입어, 그들은 시뮬레이션을 25.6나노미터의 게이트 길이까지 확장했는데, 이는 실제 소자를 대표하는 크기이지만 이전에는 이 정도의 상세함으로 시뮬레이션하기에는 너무 컸던 크기입니다. 그들은 소스와 드레인으로부터 게이트로 전자가 터널링하는 방식을 성공적으로 계산해 냈으며, 누설이 발생하기 가장 쉬운 특정 에너지 준위를 식려냈습니다.

이 연구는 게이트가 채널의 상당 부분에 걸쳐 확장되더라도, 초미세 스케일의 트랜지스터에서 게이트 누설을 높은 정밀도로 모델링하는 것이 이제 가능하다는 것을 보여줍니다. 이 두 가지 수학적 혁신을 결합함으로써, 연구팀은 이러한 연구를 아주 작은 인공 구조물로만 제한했던 계산적 장벽을 제거했습니다. 이러한 능력은 엔지니어들이 실험실에서 직접 만들기 전에 컴퓨터상에서 다양한 재료 조합과 게이트 설계를 테스트할 수 있는 문을 열어주며, 이를 통해 미래의 트랜지스터가 전류 누설 문제에 굴복하지 않고 더 작고 효율적으로 만들어질 수 있도록 보장할 수 있게 합니다.

기술 요약: 제1원리 기반 초미세 트랜지스터의 게이트 누설 전류의 효율적 시뮬레이션

문제 정의
트랜지스터 치수와 등가 산화물 두께(EOT)가 계속해서 미세화됨에 따라, 게이트 누설 전류는 차세대 기술 노드의 핵심적인 제한 요소로 부상하고 있습니다. 이러한 문제는 고유한 산화물이 없는 WS2와 같은 2차원 전이 금속 디칼코게나이드(TMDC)를 사용하는 로직 스위치에서 특히 심각합니다. 아비니시오(ab initio) 양자 수송(QT) 솔버가 반도체-유전체 계면을 연구하는 데 사용되어 왔으나, 게이트 누설을 연구하는 데에는 효과적으로 적용되지 못했습니다. 기존의 QT 도구들은 일반적으로 소스(source)와 드레인(drain)에서만 캐리어 주입을 모델링합니다. 채널 전체에 걸쳐 넓은 공간 영역을 차지하는 게이트라는 세 번째 주입 경로를 도입하는 것은 두 가지 중요한 계산적 병목 현상을 야기합니다:

개방 경계 조건 (Open Boundary Conditions, OBCs): 게이트 접촉에 대한 자기 에너지(self-energy)와 주입 행렬을 계산하려면 비선형 고유값 문제(NEVP)를 풀어야 합니다. 이러한 NEVP의 계산 비용은 궤도(orbital) 수에 따라 세제곱( $O(N^3)$ )으로 증가하므로, 긴 게이트 전극에 대한 계산은 매우 비경제적입니다.
선형 시스템 솔루션: 게이트 접촉의 존재는 시스템 행렬( $ES - H - \Sigma_B$ )의 희소 패턴(sparsity pattern)을 구조화되지 않은 형태(unstructured)로 변화시킵니다. 이러한 비구조적 패턴은 직접 LU 분해 과정에서 과도한 "필인(fill-in)" 현상을 일으키며, 재귀적 그린 함수(RGF) 알고리즘과 같은 표준 블록 가우스 소거법의 효율적인 적용을 방해합니다.

방법론
이러한 과제를 해결하기 위해, 저자들은 두 가지 주요 근사를 사용하여 QTBM(Quantum Transmitting Boundary Method)을 확장합니다:

개방 경계 조건의 블로흐 전개 (Bloch Expansion):
NEVP의 세제곱 스케일링 문제를 완화하기 위해, 전체 게이트 접촉(Full Cell, FC)을 더 작고 반복 가능한 단위 셀(Unit Cell, UC)로 분해합니다. 횡방향 방향의 주기성을 가정함으로써, 저자들은 보조 파수 벡터( $k_a, k_b$ ) 그리드에 걸쳐 단일 단위 셀에 대한 경계 자기 에너지( $\sigma^B_G$ )와 주입 행렬( $inj_G$ )을 계산합니다. 그 후, 크로네커 곱(Kronecker product)을 사용하여 전체 접촉 행렬( $\Sigma^B_G$ 및 $Inj_G$ )을 재구성합니다. 이는 무한 주기적 셀에 대해서는 정확하지만, 유한한 길이의 게이트에 대해서도 검증된 근사치로 기능합니다.
시스템 행사의 저계수 분해 (Low-Rank Decomposition):
비구조적 희소성을 처리하기 위해, 게이트 자기 에너지 행렬 $\Sigma^B_G$ 를 저계수 분해( $\Sigma^B_G \approx R_G \Lambda^{-1}_G \bar{\phi}_G$ )를 사용하여 근사합니다. 여기서 랭크 $n_G$ 는 행렬 차원 $N_G$ 보다 훨씬 작습니다. 이 분해를 우드베리 항등식(Woodbury identity)과 결합하여, 저자들은 QTBM 방정식을 재구성합니다. 이 수정 방식은 자기 에너지 항을 시스템 행렬에서 우변의 주입 벡터로 이동시킵니다. 결과적으로 시스템 행렬은 다시 구조화된 희소 패턴을 회복하며, 헤르미안(Hermitian) 성질을 갖게 되어 블록 가우스 소거법(특히 블록 토마스 알고리즘)을 효율적으로 적용할 수 있게 됩니다.

주요 기여

QTBM의 확장: 본 논문은 대규모 게이트 접촉을 가진 다단자 소자를 ab initio 수준에서 다룰 수 있는 새로운 QTBM 프레임워크의 확장을 제시합니다.
알고리즘 효율성: 블로흐 전개와 저계수 근사의 결합은 OBC 계산의 계산 복잡도를 줄이고, 이전에는 다루기 힘들었던 대규모 비구조적 선형 시스템을 해결할 수 있게 합니다.
제1원리 적용: 이 방법은 CP2K로 생성된 밀도 범함수 이론(DFT) 행렬을 오픈 소스 솔버인 quatrex로 처리하여, 1.8 nm hBN 유전체와 Pt 게이트를 가진 단층 WS2 전계효과 트랜지스터(FET)에 적용되었습니다.

결과
제안된 방법은 WS2-hBN-Pt 트랜지스터 구조에 대해 다음과 같이 검증 및 벤치마킹되었습니다:

검증: 게이트 길이( $L_g$ )가 6.4 nm인 경우, 풀 랭크(full-rank) 베이스라인, 저계수 근사, 그리고 블로흐 전개/저계수 결합 접근 방식 간의 드레인-게이트 투과 함수 비교 결과 매우 높은 일치도를 보여 근사의 타당성을 입증했습니다.
확장성: 본 방법은 게이트 길이 $L_g = 25.6$ nm까지의 소자를 성공적으로 시뮬레이션했습니다. 반면, 게이트를 단일 풀 블록으로 취급할 경우 메모리 및 시간 제약으로 인해 $L_g \leq 12.8$ nm로 시뮬레이션이 제한되었습니다.
성능 이득:
- OBC 계산: $L_g = 12.8$ nm에서 블로흐 전개 방식은 풀 셀 접근 방식 대비 최대 5.0배의 속도 향상과 5.0배의 메모리 절감 효과를 제공했습니다.
- 시스템 솔루션: 커스텀 블록 토마스 알고리즘을 통해 풀 랭크 솔버(cuDSS)와 비교했을 때, $L_g = 22.4$ nm에서 최대 7.8배의 실행 시간 단축과 2.8배의 메모리 절감 효과를 달야냈습니다.
물리적 통찰: 시뮬레이션은 WS2 채널의 전도대 상태에 해당하는 약 7.55 eV 부근에서 소스-게이트 및 드레인-게이트 투과 함수의 뚜렷한 피크를 드러냈습니다. 드레인 측의 전위 강하가 더 가파른 것과 일치하게, 드레인-게이트 투과가 소스-게이트 투과보다 크게 나타났습니다.

의의
저자들은 본 연구가 현실적인 2D 채널 및 25 nm 이상의 게이트 길이를 가진 나노 전자 소자에 대한 게이트 누설 투과 함수를 ab initio 방식으로 계산할 수 있게 한다고 주장합니다. 대규모 게이트 접촉과 관련된 계산적 장벽을 극고함으로써, 이 접근 방식은 기존 QT 솔버로는 불가능했던 초미세화된 FET의 누설 특성에 미치는 다양한 유전층의 영향을 조사할 수 있는 길을 열어줍니다.

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