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Efficient Simulation of Gate Leakage Currents in Ultra-scaled Transistors from First Principles

Este artículo presenta un método de frontera de transmisión cuántica (QTBM) extendido que computa eficientemente las corrientes de fuga de puerta ab initio en transistores de efecto de campo de WS $_2$ -hBN ultraescalados al superar los desafíos en las condiciones de contorno abiertas y los sistemas lineales dispersos no estructurados, superando así las técnicas de vanguardia para dispositivos con longitudes de puerta superiores a 25 nm.

Autores originales: Mauro Dossena, Nicolas Vetsch, Alexander Maeder, Anders Winka, Vincent Maillou, Denghui Lu, Alexandros Nikolaos Ziogas, Jiang Cao, Mathieu Luisier

Publicado 2026-11-02

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CC BY 4.0

Autores originales: Mauro Dossena, Nicolas Vetsch, Alexander Maeder, Anders Winka, Vincent Maillou, Denghui Lu, Alexandros Nikolaos Ziogas, Jiang Cao, Mathieu Luisier

Artículo original bajo licencia CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

En el implacable afán por hacer que los dispositivos electrónicos sean más pequeños y rápidos, los ingenieros se enfrentan a un obstáculo físico fundamental: la compuerta. En un transistor moderno, la compuerta actúa como un interruptor, controlando el flujo de electricidad a través de un canal. Para que el interruptor sea más sensible y receptivo, la capa aislante debajo de esta compuerta debe hacerse increíblemente delgada. Sin embargo, cuando esta capa se vuelve demasiado fina, los electrones comienzan a tunelizar. En lugar de obedecer las reglas del interruptor y permanecer dentro de su trayectoria designada, tunelizan cuánticamente a través del aislante y se filtran hacia la compuerta. Esta fuga desperdicia energía y genera calor, lo que podría hacer que las futuras generaciones de computadoras ultrapequeñas sean ineficientes o incluso inútiles. Para diseñar mejores dispositivos, los científicos deben ser capaces de predecir exactamente cuánto flujo se filtrará, pero calcular esto para los materiales diminutos y complejos utilizados en los chips de próxima generación ha sido durante mucho tiempo una pesadilla computacional.

Un equipo de investigadores de la ETH Zurich ha desarrollado una nueva forma de resolver este problema, permitiéndoles simular la fuga de la compuerta en transistores que son mucho más grandes y realistas de lo que era posible anteriormente. Su trabajo se centra en un tipo específico de transistor futuro construido a partir de un sándwich de materiales: un canal hecho de disulfuro de tungsteno, una capa aislante de nitruro de boro hexagonal y una compuerta metálica hecha de platino. En estos dispositivos, la compuerta se asienta directamente sobre el canal, creando un área vasta donde los electrones pueden escapar. El desafío para los científicos de la computación es que las ecuaciones matemáticas necesarias para rastrear estos electrones que escapan se vuelven tan complejas y numerosas que las supercomputadoras estándar se quedan sin tiempo y memoria antes de que puedan terminar el cálculo, especialmente cuando la compuerta es más larga que unos pocos nanómetros.

Los investigadores abordaron este cuello de botella cambiando la forma en que abordaban las matemáticas del problema, dividiéndolo en dos partes manejables. Primero, se dieron cuenta de que tratar toda la compuerta como un solo bloque masivo y sólido era innecesario e ineficiente. En su lugar, dividieron la compuerta en unidades más pequeñas y repetitivas. Al calcular el comportamiento de solo una pequeña unidad y luego unir matemáticamente estos resultados, pudieron modelar toda la compuza sin tener que resolver las ecuaciones imposibles para todo el conjunto a la vez. Este enfoque es similar a cómo uno podría estimar el peso total de una cadena larga pesando un solo eslabón y multiplicándolo, en lugar de levantar la cadena entera.

Segundo, abordaron el problema de los datos desordenados y no estructurados que surgen cuando los electrones interactúan con la compuerta. Los métodos estándar para resolver estas ecuaciones crean un efecto de "relleno", donde la memoria de la computadora se obstruye con datos innecesarios, ralentizando todo el proceso. El equipo introdujo una técnica que simplifica la descripción de la influencia de la compuerta, eliminando la información redundante mientras mantiene intacta la física esencial. Esto les permitió utilizar un algoritmo más eficiente para resolver las ecuaciones restantes, convirtiendo un problema que habría requerido horas o días de tiempo de computación en uno que podría resolverse en minutos.

Los resultados de este nuevo método son sorprendentes. Los investigadores probaron su enfoque en un transistor con una longitud de compuerta de 6.4 nanómetros, comparando sus cálculos simplificados contra una simulación completa y rigurosa. Los resultados coincidieron casi perfectamente, demostrando que sus atajos no sacrificaron la precisión. Animados por esta validación, llevaron la simulación a una longitud de compuerta de 25.6 nanómetros, un tamaño que es representativo de los dispositivos del mundo real pero que anteriormente era demasiado grande para simular con este nivel de detalle. Lograron calcular con éxito cómo los electrones tunelizan desde la fuente y el drenaje hacia la compuerta, identificando niveles de energía específicos donde la fuga es más probable que ocurra.

Este trabajo demuestra que ahora es posible modelar la fuga de la compuerta en transistores ultraescalados con alta precisión, incluso cuando la compuerta se extiende sobre una parte significativa del canal. Al combinar estas dos innovaciones matemáticas, el equipo ha eliminado la barrera computacional que anteriormente limitaba tales estudios a estructuras diminutas y artificiales. Esta capacidad abre la puerta para que los ingenieros prueben diferentes combinaciones de materiales y diseños de compuerta en una computadora antes de construirlos en un laboratorio, asegurando que los futuros transistores puedan hacerse más pequeños y eficientes sin sucumbir al problema de la corriente de fuga.

Resumen Técnico: Simulación Eficiente de Corrientes de Fuga de Puerta en Transistores Ultra-escalados desde Primeros Principios

Planteamiento del Problema
A medida que las dimensiones de los transistores y el espesor de óxido equivalente (EOT) continúan miniaturizándose, las corrientes de fuga de puerta están emergiendo como un factor limitante crítico para las tecnologías futuras. Este problema es particularmente agudo para los interruptores lógicos que utilizan dicalcogenuros de metales de transición (TMDC) bidimensionales, como el WS2, que carecen de óxidos intrínsecos. Aunque se han empleado resolvedores de transporte cuántico (QT) ab initio para estudiar las interfaces semiconductor-dieléctrico, estos no se han aplicado de manera efectiva a la fuga de puerta anteriormente. Las herramientas convencionales de QT suelen modelar la inyección de portadores únicamente en la fuente y el drenaje. Introducir una tercera vía de inyección en la puerta —una región espacial extensa que se extiende a lo largo de todo el canal— crea dos cuellos de botella computacionales significativos:

Condiciones de Contorno Abiertas (OBCs): El cálculo de la autoenergía y las matrices de inyección para el contacto de la puerta implica resolver problemas de autovalores no lineales (NEVPs). El costo computacional de estos NEVPs escala cúbicamente ( $O(N^3)$ ) con el número de orbitales, lo que hace que los cálculos para electrodos de puerta largos sean prohibitivamente costosos.
Solución del Sistema Lineal: La presencia del contacto de la puerta altera el patrón de dispersión del sistema matricial ( $ES - H - \Sigma_B$ ), volviéndolo no estructurado. Este patrón no estructurado provoca un "llenado" (fill-in) excesivo durante la factorización LU directa y evita la aplicación eficiente de técnicas estándar de eliminación gaussiana por bloques, como el algoritmo de la función de Green recursiva (RGF).

Metodología
Para abordar estos desafíos, los autores extienden el Método de Frontera Transmitante Cuántica (QTBM) utilizando dos aproximaciones primarias:

Expansión de Bloch de las Condiciones de Contorno Abiertas:
Para mitigar la escalabilidad cúbica de la NEVP, el contacto de la puerta completo (Celda Completa, FC) se descompone en celdas unitarias (UC) más pequeñas y repetibles. Al asumir periodicidad en las direcciones transversales, los autores aplican una expansión de Bloch. Calculan la autoenergía de frontera ( $\sigma^B_G$ ) y la matriz de inyección ( $inj_G$ ) para una sola celda unitaria a través de una red de vectores de onda auxiliares ( $k_a, k_b$ ). Estos se reconstruyen para formar las matrices de contacto completas ( $\Sigma^B_G$ e $Inj_G$ ) mediante productos de Kronecker. Aunque es exacto para celdas periódicas infinitas, esto sirve como una aproximación validada para longitudes de puerta finitas.
Descomposición de Bajo Rango de la Matriz del Sistema:
Para manejar la dispersión no estructurada, la matriz de autoenergía de la puerta $\Sigma^B_G$ se aproxima mediante una descomposición de bajo rango ( $\Sigma^B_G \approx R_G \Lambda^{-1}_G \bar{\phi}_G$ ), donde el rango $n_G$ es significativamente menor que la dimensión de la matriz $N_G$ . Al combinar esta descomposición con la identidad de Woodbury, los autores reformulan la ecuación del QTBM. Esta modificación desplaza los términos de autoenergía de la matriz del sistema hacia el vector de inyección del lado derecho. La matriz del sistema resultante recupera un patrón de dispersión estructurado, es hermítica y es susceptible de una eliminación gaussiana por bloques eficiente (específicamente, un algoritmo de Thomas por bloques).

Contribuciones Clave

Extensión de QTBM: El artículo presenta una extensión novedosa del marco de trabajo de QTBM capaz de manejar dispositivos multi-terminales con contactos de puerta grandes al nivel ab initio.
Eficiencia Algorítmica: La combinación de la expansión de Bloch y la aproximación de bajo rango reduce la complejidad computacional de los cálculos de las OBC y permite la solución de sistemas lineales grandes y no estructurados que antes eran intratables.
Aplicación de Primeros Principios: El método se aplica a una estructura de transistor FET de WS2 con un dieléctrico de hBN de 1.8 nm y una puerta de Pt, utilizando matrices de la Teoría del Funcional de la Densidad (DFT) generadas por CP2K y procesadas por el solver de código abierto quatrex.

Resultados
El método propuesto fue validado y comparado en una estructura de transistor WS2-hBN-Pt:

Validación: Las comparaciones entre la línea base de rango completo, la aproximación de bajo rango y el enfoque combinado de expansión de Bloch/bajo rango para una longitud de puerta ( $L_g$ ) de 6.4 nm mostraron una excelente concordancia en las funciones de transmisión de drenaje-a-puerta, confirmando la validez de las aproximaciones.
Escalabilidad: El método simuló con éxito dispositivos con longitudes de puerta de hasta $L_g = 25.6$ nm. En contraste, tratar la puerta como un solo bloque completo limitó las simulaciones a $L_g \leq 12.8$ nm debido a restricciones de memoria y tiempo.
Ganancias de Rendimiento:
- Cálculo de OBC: El método de expansión de Bloch proporcionó aceleraciones de hasta 5.0 $\times$ y ahorros de memoria de hasta 5.0 $\times$ para $L_g = 12.8$ nm en comparación con el enfoque de celda completa.
- Solución del Sistema: La aproximación de bajo rango, resuelta mediante un algoritmo de Thomas por bloques personalizado, produjo aceleraciones de tiempo de ejecución de hasta 7.8 $\times$ y ahorros de memoria de 2.8 $\times$ a $L_g = 22.4$ nm en comparación con el solver de rango completo (cuDSS).
Perspectivas Físicas: Las simulaciones revelaron picos distintos en las funciones de transmisión de fuente-a-puerta y drenaje-a-puerta alrededor de 7.55 eV, correspondientes a los estados de la banda de conducción en el canal de WS2. Se observó que la transmisión de drenaje-a-puerta era mayor que la de fuente-a-puerta, lo cual es consistente con la caída de potencial más pronunciada en el lado del drenaje.

Significado
Los autores afirman que este trabajo permite el cálculo ab initio de las funciones de transmisión de fuga de puerta para dispositivos nanoelectrónicos realistas con canales 2D y longitudes de puerta superiores a 25 nm. Al superar las barreras computacionales asociadas con los grandes contactos de puerta, este enfoque allana el camino para investigar la influencia de diversas capas dieléctricas en las propiedades de fuga de los FET ultra-escalados, una capacidad que anteriormente no estaba disponible en los solvers de QT estándar.

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