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Efficient Simulation of Gate Leakage Currents in Ultra-scaled Transistors from First Principles

Questo articolo presenta un metodo di confine di trasmissione quantistica (QTBM) esteso che calcola efficientemente le correnti di fuga di gate ab initio in transistor a effetto di campo ultra-scalati in WS $_2$ -hBN, superando le sfide nelle condizioni al contorno aperte e nei sistemi lineari sparsi non strutturati, superando così le tecniche allo stato dell'arte per dispositivi con lunghezze di gate superiori a 25 nm.

Autori originali: Mauro Dossena, Nicolas Vetsch, Alexander Maeder, Anders Winka, Vincent Maillou, Denghui Lu, Alexandros Nikolaos Ziogas, Jiang Cao, Mathieu Luisier

Pubblicato 2026-11-02

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CC BY 4.0

Autori originali: Mauro Dossena, Nicolas Vetsch, Alexander Maeder, Anders Winka, Vincent Maillou, Denghui Lu, Alexandros Nikolaos Ziogas, Jiang Cao, Mathieu Luisier

Articolo originale sotto licenza CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Questa è una spiegazione generata dall'IA dell'articolo qui sotto. Non è stata scritta né approvata dagli autori. Per precisione tecnica, consulta l'articolo originale. Leggi il disclaimer completo

Nella incessante corsa per rendere i dispositivi elettronici più piccoli e veloci, gli ingegneri si trovano di fronte a un ostacolo fisico fondamentale: il gate. In un transistor moderno, il gate agisce come un interruttore, controllando il flusso di elettricità attraverso un canale. Per rendere l'interruttore più sensibile e reattivo, lo strato isolante sotto questo gate deve essere reso incredibilmente sottile. Tuttavia, quando questo strato diventa troppo sottile, gli elettroni iniziano a tunnelizzare. Invece di obbedire alle regole dell'interruttore e rimanere nel loro percorso designato, essi attraversano meccanicamente l'isolante tramite l'effetto tunnel e filtrano nel gate. Questa fuga disperde energia e genera calore, rischiando di rendere le future generazioni di computer ultra-piccoli inefficienti o addirittura inutilizzabili. Per progettare dispositivi migliori, gli scienziati devono essere in grado di prevedere esattamente quanta corrente filtrerà, ma calcolarlo per i materiali minuscoli e complessi utilizzati nei chip di prossima generazione è stato a lungo un incubo computazionale.

Un team di ricercatori dell'ETH di Zurigo ha sviluppato un nuovo modo per risolvere questo problema, consentendo loro di simulare la dispersione del gate nei transistor che sono molto più grandi e realistici di quanto fosse possibile in precedenza. Il loro lavoro si concentra su un tipo specifico di transistor futuro costruito da un "sandwich" di materiali: un canale fatto di disolfuro di tungsteno, uno strato isolante di nitruro di boro esagonale e un gate metallico fatto di platino. In questi dispositivi, il gate si trova direttamente sopra il canale, creando una vasta area in cui gli elettroni possono sfuggire. La sfida per gli informatici è che le equazioni matematiche necessarie per tracciare questi elettroni in fuga diventano così complesse e numerose che i supercomputer standard esauriscono il tempo e la memoria prima di poter completare il calcolo, specialmente quando il gate è più lungo di pochi nanometri.

I ricercatori hanno affrontato questo collo di bottiglia cambiando il modo in cui approcciavano la matematica del problema, suddividendola in due parti gestibili. In primo luogo, hanno compreso che trattare l'intero gate come un unico blocco massiccio e solido era inutile ed inefficiente. Invece, hanno diviso il gate in unità più piccole e ripetitive. Calcolando il comportamento di una sola piccola unità e poi cucendo matematicamente insieme questi risultati, potevano modellare l'intero gate senza dover risolvere le equazioni impossibili per l'intero insieme in una volta sola. Questo approccio è simile a come si potrebbe stimare il peso totale di una lunga catena pesando un singolo anello e moltiplicandolo, piuttosto che sollevare l'intera catena.

In secondo luogo, hanno affrontato il problema dei dati disordinati e non strutturati che derivano dall'interazione degli elettroni con il gate. I metodi standard per risolvere queste equazioni creano un effetto di "riempimento", in cui la memoria del computer si intasa di dati non necessari, rallentando tutto. Il team ha introdotto una tecnica che semplifica la descrizione dell'influenza del gate, eliminando le informazioni ridondanti pur mantenendo intatta la fisica essenziale. Ciò ha permesso loro di utilizzare un algoritmo più efficiente per risolvere le equazioni rimanenti, trasformando un problema che avrebbe richiesto ore o giorni di calcolo in uno che poteva essere risolto in minuti.

I risultati di questo nuovo metodo sono sorprendenti. I ricercatori hanno testato il loro approccio su un transistor con una lunghezza del gate di 6,4 nanometri, confrontando i loro calcoli semplificati con una simulazione completa e rigorosa. I risultati corrispondevano quasi perfettamente, dimostrando che le loro scorciatoie non avevano sacrificato l'accuratezza. Incoraggiati da questa validazione, hanno spinto la simulazione fino a una lunghezza del gate di 25,6 nanometri, una dimensione rappresentativa dei dispositivi reali ma precedentemente troppo grande per essere simulata con questo livello di dettaglio. Sono riusciti a calcolare come gli elettroni tunnelizzano dalla sorgente e dal drain verso il gate, identificando livelli energetici specifici in cui la dispersione è più probabile.

Questo lavoro dimostra che è ora possibile modellare la dispersione del gate nei transistor ultra-scalati con alta precisione, anche quando il gate si estende su una parte significativa del canale. Combinando queste due innovazioni matematiche, il team ha rimosso la barriera computazionale che precedentemente limitava tali studi a strutture artificiali minuscole. Questa capacità apre la porta agli ingegneri per testare diverse combinazioni di materiali e design del gate su un computer prima di costruirli in un laboratorio, garantendo che i futuri transistor possano essere resi più piccoli ed efficienti senza soccombere al problema della corrente dispersa.

Sintesi Tecnica: Simulazione Efficiente delle Correnti di Leakage del Gate in Transistor Ultra-scalati da Primi Principi

Problematica
Man mano che le dimensioni dei transistor e lo spessore equivalente dell'ossido (EOT) continuano a miniaturizzare, le correnti di leakage del gate stanno emergendo come un fattore limitante critico per le future tecnologie. Questo problema è particolarmente acuto per gli switch logici che utilizzano dicalcogenuri di metalli di transizione (TMDC) bidimensionali, come il $WS_2$ , che mancano di ossidi intrinseci. Sebbene siano stati impiegati solver di trasporto quantistico (QT) ab initio per studiare le interfacce semiconduttore-dielettrico, questi non sono stati precedentemente applicati efficacemente al leakage del gate. Gli strumenti QT convenzionali modellano tipicamente l'iniezione di portatori solo alla sorgente (source) e al drain. L'introduzione di una terza via di iniezione al gate — una regione spaziale estesa che attraversa l'intero canale — crea due significativi colli di bottiglia computazionali:

Condizioni al Contorno Aperte (OBCs): Il calcolo dell'auto-energia e delle matrici di iniezione per il contatto del gate comporta la risoluzione di problemi di autovalori non lineari (NEVPs). Il costo computazionale di questi NEVPs scala con il cubo ( $O(N^3)$ ) del numero di orbitali, rendendo i calcoli per elettrodi di gate lunghi proibitivi.
Soluzione del Sistema Lineare: La presenza del contatto del gate altera il pattern di sparsità della matrice del sistema ( $ES - H - \Sigma_B$ ), rendendolo non strutturato. Questo pattern non strutturato causa un eccessivo "fill-in" durante la fattorizzazione LU diretta e impedisce l'applicazione efficiente di tecniche standard di eliminazione gaussiana a blocchi, come l'algoritmo della funzione Green ricorsiva (RGF).

Metodologia
Per affrontare queste sfide, gli autori estendono il Metodo del Confine Trasmissivo Quantistico (QTBM) utilizzando due approssimazioni primarie:

Espansione di Bloch delle Condizioni al Contorno Aperte:
Per mitigare la scalabilità cubica del NEVP, il contatto del gate completo (Full Cell, FC) viene decomposto in celle unitarie (UC) più piccole e ripetibili. Assumendo la periodicità nelle direzioni trasversali, gli autori applicano un'espansione di Bloch. Calcolano l'auto-energia di confine ( $\sigma^B_G$ ) e la matrice di iniezione ( $inj_G$ ) per una singola cella unitaria attraverso una griglia di vettori d'onda ausiliari ( $k_a, k_b$ ). Questi vengono poi ricostruiti per formare le matrici di contatto complete ( $\Sigma^B_G$ e $Inj_G$ ) tramite prodotti di Kronecker. Sebbene sia esatto per celle periodiche infinite, questo funge da approssimazione validata per lunghezze di gate finite.
Decomposizione a Basso Rango della Matrice di Sistema:
Per gestire la sparsità non strutturata, la matrice di auto-energia del gate $\Sigma^B_G$ viene approssimata mediante una decomposizione a basso rango ( $\Sigma^B_G \approx R_G \Lambda^{-1}_G \bar{\phi}_G$ ), dove il rango $n_G$ è significativamente più piccolo della dimensione della matrice $N_G$ . Combinando questa decomposizione con l'identità di Woodbury, gli autori riformulano l'equazione QTBM. Questa modifica sposta i termini di auto-energia dalla matrice di sistema al vettore di iniezione sul lato destro. La matrice di sistema risultante recupera un pattern di sparsità strutturato, diventa hermitiana ed è suscettibile a un'efficiente eliminazione gaussiana a blocchi (specificamente, un algoritmo di Thomas a blocchi).

Contributi Chiave

Estensione del QTBM: Il documento presenta un nuovo ampliamento del framework QTBM capace di gestire dispositivi multi-terminale con grandi contatti di gate a livello ab initio.
Efficienza Algoritmica: La combinazione di espansione di Bloch e approssimazione a basso rango riduce la complessità computazionale dei calcoli OBC e consente la soluzione di grandi sistemi lineari non strutturati che erano precedentemente intrattabili.
Applicazione dai Primi Principi: Il metodo è applicato a un transistor FET con canale in $WS_2$ monostrato, un dielettrico hBN da 1,8 nm e un gate in Pt, utilizzando matrici DFT generate da CP2K e processate dal solver open-source quatrex.

Risultati
Il metodo proposto è stato validato e testato su una struttura transistor $WS_2$ -hBN-Pt:

Validazione: I confronti tra la baseline a pieno rango, l'approssimazione a basso rango e l'approccio combinato di espansione di Bloch/basso rango per una lunghezza di gate ( $L_g$ ) di 6,4 nm hanno mostrato un eccellente accordo nelle funzioni di trasmissione da source a gate, confermando la validità delle approssimazioni.
Scalabilità: Il metodo ha simulato con successo dispositivi con lunghezze di gate fino a $L_g = 25,6$ nm. Al contrario, trattare il gate come un singolo blocco completo ha limitato le simulazioni a $L_g \leq 12,8$ nm a causa dei vincoli di memoria e tempo.
Guadagni di Prestazione:
- Calcolo OBC: Il metodo di espansione di Bloch ha fornito accelerazioni fino a 5,0 $\times$ e risparmi di memoria fino a 5,0 $\times$ per $L_g = 12,8$ nm rispetto all'approccio a cella completa.
- Soluzione del Sistema: L'approssimazione a basso rango, risolta tramite un algoritmo di Thomas a blocchi personalizzato, ha prodotto accelerazioni nei tempi di esecuzione fino a 7,8 $\times$ e risparmi di memoria di 2,8 $\times$ a $L_g = 22,4$ nm rispetto al solver a pieno rango (cuDSS).
Approfondimenti Fisici: Le simulazioni hanno rivelato picchi distinti nelle funzioni di trasmissione da source a gate e da drain a gate intorno a 7,55 eV, corrispondenti agli stati della banda di conduzione nel canale di $WS_2$ . La trasmissione da drain a gate è stata osservata essere maggiore della trasmissione da source a gate, in linea con la caduta di potenziale più ripida sul lato del drain.

Significatività
Gli autori affermano che questo lavoro consente il calcolo ab initio delle funzioni di trasmissione del leakage del gate per dispositivi nanoelettronici realistici con canali 2D e lunghezze di gate superiori a 25 nm. Superando le barriere computazionali associate ai grandi contatti di gate, questo approccio apre la strada all'indagine dell'influenza di vari strati dielettrici sulle proprietà di leakage degli FET ultra-scalati, una capacità precedentemente non disponibile negli standard solver QT.

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