🔬 Materialwissenschaft

Efficient Simulation of Gate Leakage Currents in Ultra-scaled Transistors from First Principles

Diese Arbeit präsentiert eine erweiterte Quanten-Übertragungsrandmethode (Quantum Transmitting Boundary Method, QTBM), die effizient ab initio Gate-Leckströme in ultra-skalierten WS $_2$ -hBN-Feldeffekttransistoren berechnet, indem sie Herausforderungen bei offenen Randbedingungen und unstrukturierten dünnbesetzten linearen Systemen überwindet und dadurch modernste Techniken für Bauelemente mit Gate-Längen von über 25 nm übertrifft.

Ursprüngliche Autoren: Mauro Dossena, Nicolas Vetsch, Alexander Maeder, Anders Winka, Vincent Maillou, Denghui Lu, Alexandros Nikolaos Ziogas, Jiang Cao, Mathieu Luisier

Veröffentlicht 2026-11-02

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CC BY 4.0

Ursprüngliche Autoren: Mauro Dossena, Nicolas Vetsch, Alexander Maeder, Anders Winka, Vincent Maillou, Denghui Lu, Alexandros Nikolaos Ziogas, Jiang Cao, Mathieu Luisier

Originalarbeit lizenziert unter CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Dies ist eine KI-generierte Erklärung des untenstehenden Papers. Sie wurde nicht von den Autoren verfasst oder gebilligt. Für technische Genauigkeit konsultieren Sie das Originalpaper. Vollständigen Haftungsausschluss lesen

In dem unermüdlichen Bestreben, elektronische Geräte kleiner und schneller zu machen, stehen Ingenieure vor einer grundlegenden physikalischen Hürde: dem Gate. In einem modernen Transistor fungiert das Gate als Schalter, der den Stromfluss durch einen Kanal steuert. Um den Schalter empfindlicher und reaktionsschneller zu machen, muss die darunter liegende Isolierschicht unglaublich dünn gestaltet werden. Wenn diese Schicht jedoch zu dünn wird, beginnen Elektronen zu tunneln. Anstatt den Regeln des Schalters zu gehorchen und auf ihrem vorgesehenen Pfad zu bleiben, tunneln sie quantenmechanisch durch den Isolator und lecken in das Gate. Dieses Lecken verschwendet Energie und erzeugt Wärme, was dazu führen kann, dass zukünftige Generationen ultrakleiner Computer ineffizient oder gar unbrauchbar werden. Um bessere Geräte zu entwerfen, müssen Wissenschaftler genau vorhersagen können, wie viel Strom abfließen wird, aber die Berechnung dessen für die winzigen, komplexen Materialien, die in Chips der nächsten Generation verwendet werden, war lange Zeit ein rechnerischer Albtraum.

Ein Forschungsteam der ETH Zürich hat nun einen neuen Weg entwickelt, um dieses Problem zu lösen, der es ihnen ermöglicht, die Gate-Leckage in Transistoren zu simulieren, die weitaus größer und realistischer sind als bisher möglich. Ihre Arbeit konzentriert sich auf einen spezifischen Typ eines zukünftigen Transistors, der aus einem Sandwich aus Materialien aufgebaut ist: einem Kanal aus Wolframdisulfid, einer Isolierschicht aus hexagonalem Bornitrid und einem Metallgate aus Platin. In diesen Bauteilen sitzt das Gate direkt über dem Kanal und schafft so eine riesige Fläche, über die Elektronen entweichen können. Die Herausforderung für Informatiker besteht darin, dass die mathematischen Gleichungen, die erforderlich sind, um diese entweichenden Elektronen zu verfolgen, so komplex und zahlreich werden, dass Standard-Supercomputer an Zeit und Speicherplatz ausgehen, bevor sie die Berechnung abschließen können, insbesondere wenn das Gate länger als ein paar Nanometer ist.

Die Forscher gingen dieses Nadelöhr an, indem sie die Herangehensweise an die Mathematik des Problems änderten und sie in zwei handhabbare Teile zerlegten. Erstens erkannten sie, dass es unnötig und ineffizient war, das gesamte Gate als einen einzigen massiven, soliden Block zu behandeln. Stattdessen unterteilten sie das Gate in kleinere, sich wiederholende Einheiten. Indem sie das Verhalten von nur einer kleinen Einheit berechneten und diese Ergebnisse mathematisch miteinander verknüpften, konnten sie das gesamte Gate modellieren, ohne die unmöglichen Gleichungen für das Ganze gleichzeitig lösen zu müssen. Dieser Ansatz ähnelt der Art und Weise, wie man das Gesamtgewicht einer langen Kette schätzen könnte, indem man ein einzelnes Glied wiegt und es dann multipliziert, anstatt die gesamte Kette zu heben.

Zweitens adressierten sie das Problem der ungeordneten, unstrukturierten Daten, die entstehen, wenn Elektronen mit dem Gate interagieren. Standardmethoden zur Lösung dieser Gleichungen erzeugen einen „Fill-in“-Effekt, bei dem der Speicher des Computers mit unnötigen Daten verstopft wird, was alles verlangsamt. Das Team führte eine Technik ein, die die Beschreibung des Einflusses des Gates vereinfacht, indem sie die redundanten Informationen entfernt, während die essenzielle Physik intakt bleibt. Dies ermöglichte es ihnen, einen effizienteren Algorithmus zu verwenden, um die verbleibenden Gleichungen zu lösen, wodurch ein Problem, das Stunden oder Tage an Rechenzeit erfordert hätte, in Minuten gelöst werden konnte.

Die Ergebnisse dieser neuen Methode sind beeindruckend. Die Forscher testeten ihren Ansatz an einem Transistor mit einer Gate-Länge von 6,4 Nanometern und verglichen ihre vereinfachten Berechnungen mit einer vollständigen, rigorosen Simulation. Die Ergebnisse stimmten fast perfekt überein, was bewies, dass ihre Abkürzungen nicht zu Lasten der Genauigkeit gingen. Ermutigt durch diese Validierung, dehnten sie die Simulation auf eine Gate-Länge von 25,6 Nanometern aus – eine Größe, die repräsentativ für reale Bauteile ist, aber zuvor zu groß war, um mit diesem Detailgrad simuliert zu werden. Es gelang ihnen, zu berechnen, wie Elektronen von der Quelle und dem Drain in das Gate tunneln, wobei sie spezifische Energieniveaus identifizierten, bei denen Leckagen am wahrscheinlichsten auftreten.

Diese Arbeit zeigt, dass es nun möglich ist, die Gate-Leckage in hochskalierten Transistoren mit hoher Präzision zu modellieren, selbst wenn das Gate einen signifikanten Teil des Kanals erstreckt. Durch die Kombination dieser beiden mathematischen Innovationen hat das Team die rechnerische Barriere beseitigt, die solche Studien zuvor auf winzige, künstliche Strukturen beschränkt hatte. Diese Fähigkeit öffnet die Tür für Ingenieure, verschiedene Kombinationen von Materialien und Gate-Designs auf einem Computer zu testen, bevor sie sie in einem Labor bauen, um sicherzustellen, dass zukünftige Transistoren kleiner und effizienter werden können, ohne dem Problem des leckenden Stroms zu erliegen.

Technische Zusammenfassung: Effiziente Simulation von Gate-Leckströmen in ultra-skalierten Transistoren aus erster Hand

Problemstellung
Da die Dimensionen von Transistoren und die Äquivalente Oxiddicke (EOT) kontinuierlich weiter verkleinert werden, entwickeln sich Gate-Leckströme zu einem kritischen limitierenden Faktor für zukünftige Technologieknoten. Dieses Problem ist besonders akut bei Logikschaltern, die zweidimensionale Übergangsmetalldichalkogenide (TMDCs) wie WS2 verwenden, da diese keine intrinsischen Oxide besitzen. Während Ab-initio-Quantentransport-Löser (QT) bereits zur Untersuchung von Halbleiter-Dielektrikum-Grenzflächen eingesetzt wurden, wurden sie bisher nicht effektiv zur Untersuchung von Gate-Leckströmen angewendet. Konventionelle QT-Werkzeuge modellieren die Ladungsträgerinjektion typischerweise nur an der Quelle (Source) und dem Drain. Die Einführung eines dritten Injektionspfades am Gate – ein großer räumlicher Bereich, der sich über den gesamten Kanal erstreckt – schafft zwei signifikante Engpässe:

Offene Randbedingungen (Open Boundary Conditions, OBCs): Die Berechnung der Selbstenergie und der Injektionsmatrizen für den Gate-Kontakt erfordert das Lösen nichtlinearer Eigenwertprobleme (NEVPs). Die Rechenkosten dieser NEVPs skalieren kubisch ( $O(N^3)$ ) mit der Anzahl der Orbitale, was Berechnungen für lange Gate-Elektroden prohibitiv teuer macht.
Lösung linearer Gleichungssysteme: Das Vorhandensein des Gate-Kontakts verändert das Sparsitätsmuster der Systemmatrix ( $ES - H - \Sigma_B$ ) und macht sie unstrukturiert. Dieses unstrukturierte Muster verursacht übermäßigen „Fill-in“ während der direkten LU-Faktorisierung und verhindert die effiziente Anwendung standardmäßiger Block-Gauss-Eliminationsverfahren, wie etwa des rekursiven Green’schen Funktionen-Algorithmus (RGF).

Methodik
Um diese Herausforderungen zu bewältigen, erweitern die Autoren die Quanten-Transmitting-Boundary-Methode (QTBM) unter Verwendung zweier primärer Näherungsverfahren:

Bloch-Expansion von offenen Randbedingungen:
Um die kubische Skalierung der NEVP zu mildern, wird der vollständige Gate-Kontakt (Full Cell, FC) in kleinere, wiederholbare Einheitszellen (Unit Cells, UC) zerlegt. Unter der Annahme der Periodizität in den transversalen Richtungen wenden die Autoren eine Bloch-Expansion an. Sie berechnen die Rand-Selbstenergie ( $\sigma^B_G$ ) und die Injektionsmatrix ( $inj_G$ ) für eine einzelne Einheitszelle über ein Gitter von Hilfs-Wellenvektoren ( $k_a, k_b$ ). Diese werden dann unter Verwendung von Kronecker-Produkten rekonstruiert, um die vollständigen Kontaktmatrizen ( $\Sigma^B_G$ und $Inj_G$ ) zu bilden. Während dies für unendliche periodische Zellen exakt ist, dient es als validierte Näherung für endliche Gate-Längen.
Low-Rank-Zerlegung der Systemmatrix:
Um die unstrukturierte Sparsität zu handhaben, wird die Gate-Selbstenergie-Matrix $\Sigma^B_G$ mittels einer Low-Rank-Zerlegung ( $\Sigma^B_G \approx R_G \Lambda^{-1}_G \bar{\phi}_G$ ) approximiert, wobei der Rang $n_G$ signifikant kleiner als die Matrizenordnung $N_G$ ist. Durch Kombination dieser Zerlegung mit der Woodbury-Identität formulieren die Autoren die QTBM-Gleichung um. Diese Modifikation verschiebt die Selbstenergie-Terme von der Systemmatrix auf den rechten Seiten Injektionsvektor. Die resultierende Systemmatrix gewinnt ein strukturiertes Sparsitätsmuster zurück, wird hermitesch und ist für eine effiziente Block-Gauss-Elimination (speziell einen Block-Thomas-Algorithmus) geeignet.

Wesentliche Beiträge

Erweiterung der QTBM: Die Arbeit präsentiert eine neuartige Erweiterung des QTBM-Frameworks, die in der Lage ist, Multi-Terminal-Bauelemente mit großen Gate-Kontakten auf Ab-initio-Basis zu handhaben.
Algorithmische Effizienz: Die Kombination aus Bloch-Expansion und Low-Rank-Approximation reduziert die Komplexität der OBC-Berechnungen und ermöglicht die Lösung großer, unstrukturierter linearer Systeme, die zuvor unlösbar waren.
Anwendung aus erster Hand (First-Principles): Die Methode wird auf einen WS2-hBN-Pt-Transistor angewendet, wobei DFT-Matrizen aus CP2K verwendet und durch den Open-Source-Solver quatrex verarbeitet wurden.

Ergebnisse
Die vorgeschlagene Methode wurde an einer WS2-hBN-Pt-Transistorstruktur validiert und getestet:

Validierung: Vergleiche zwischen der Full-Rank-Baseline, der Low-Rank-Approximation und dem kombinierten Bloch-Expansion/Low-Rank-Ansatz für eine Gate-Länge ( $L_g$ ) von 6,4 nm zeigten eine exzellente Übereinstimmung der Drain-zu-Gate-Transmissionsfunktionen, was die Validität der Näherungen bestätigt.
Skalierbarkeit: Die Methode simulierte erfolgreich Bauelemente mit Gate-Längen von bis zu $L_g = 25,6$ nm. Im Gegensatz dazu begrenzte die Behandlung des Gates als einzelner Full-Block die Simulationen auf $L_g \leq 12,8$ nm aufgrund von Speicher- und Zeitbeschränkungen.
Leistungssteigerungen:
- OBC-Berechnung: Die Bloch-Expansionsmethode lieferte Beschleunigungen von bis zu 5,0 $\times$ und Speicherersparnisse von bis zu 5,0 $\times$ für $L_g = 12,8$ nm im Vergleich zum Full-Cell-Ansatz.
- Systemlösung: Die Low-Rank-Approximation, gelöst über einen maßgeschneiderten Block-Thomas-Algorithmus, lieferte Laufzeitbeschleunigungen von bis zu 7,8 $\times$ und Speicherersparnisse von 2,8 $\times$ bei $L_g = 22,4$ nm im Vergleich zum Full-Rank-Solver (cuDSS).
Physikalische Erkenntnisse: Die Simulationen enthüllten deutliche Peaks in den Source-zu-Gate- und Drain-zu-Gate-Transmissionsfunktionen um 7,55 eV, was den Leitungsbandzuständen im WS2-Kanal entspricht. Es wurde beobachtet, dass die Drain-zu-Gate-Transmission größer ist als die Source-zu-Gate-Transmission, was konsistent mit dem steileren Potenzialabfall auf der Drain-Seite ist.

Bedeutung
Die Autoren behaupten, dass diese Arbeit die Ab-initio-Berechnung von Gate-Leckstrom-Transmissionsfunktionen für realistische nanoelektronische Bauelemente mit 2D-Kanälen und Gate-Längen von über 25 nm ermöglicht. Durch die Überwindung der rechnerischen Barrieren im Zusammenhang mit großen Gate-Kontakten ebnet dieser Ansatz den Weg für die Untersuchung des Einflusses verschiedener Dielektrikumsschichten auf die Leckleistung ultra-skalierter FETs – eine Fähigkeit, die mit Standard-QT-Solvern bisher nicht verfügbar war.

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